AMD nutzt Strained Silicon in der Produktion

Nach IBM und Intel setzt nun auch AMD auf Strained Silicon in der Prozessorfertigung. Während sich die beiden erstgenannten Unternehmen bei der Verwendung von Strained Silicon auf den 90-nm-Prozess beschränken, werden bei AMD auch die in diesem Quartal erscheinenden 130-nm-Prozessoren von der Neuerung profitieren.

Den Anfang macht hierbei der letzte Woche vorgestellte Athlon 64 3700+ für Desktop Replacement Notebooks (DTR). Dies gab Thomas Sonderman, zuständiger Direktor für Automated Precision Manufacturing (APM) bei AMD, gegenüber dem Semiconductor Reporter bekannt. Je nach Anwendungsgebiet werden durch Strained Silicon-Prozessoren mit etwa zehn Prozent geringerer Verlustleistung bei gleichem Takt oder aber Prozessoren mit höherem Takt möglich, die trotzdem die TDP nicht überschreiten. IBM und Intel setzen dabei auf Wafer mit einer auf die komplette Oberfläche aufgetragenen Schicht gestreckten Siliziums, wohingegen bei AMD momentan nur bestimmte Teile des Chips „gestreckt“ werden („localized Strained Silicon“), ein Umstieg auf komplett gestreckte Wafer in der Zukunft wird momentan in Erwägung gezogen. Auch bleibt offen, ob dieser Schritt bereits vor dem Wechsel auf 300-mm-Wafer in der Fab 36 erfolgen könnte.

Der Begriff „Strained Silicon“ dient laut Sonderman als Überbegriff für eine Reihe von Techniken, zur genauen Funktionsweise von AMDs Technologie wollte er sich jedoch nicht äußern. Allen gemeinsam ist, dass der Abstand zwischen den einzelnen Silizium-Atomen vergrößert wird. Daraus resultiert eine höhere Geschwindigkeit der Elektronen, was wiederum der Performance des Chips zu Gute kommt. Bei den Methoden von IBM und Intel wird dies durch das Einlagern einer Schicht aus Silizium- und größeren Germanium-Atomen erreicht, die den Abstand der darüber liegenden Silizium-Atome vergrößert.

Im Gegensatz zur SOI-Implementierung in den K8-Prozessoren geht das momentan verwendete „localized Strained Silicon“ nicht auf die Zusammenarbeit mit IBM zurück, sondern wurde bereits vorher entwickelt. Das primäre Ziel der gemeinsamen Arbeit mit IBM ist demnach die Entwicklung des 65-nm-Prozesses und die Umstellung auf 300-mm-Wafer unter Verwendung von „Silicon on Insulator“ (SOI) und „Strained Silicon“ für die neue Fab 36 in Dresden.

Die Schrumpfung der Strukturen auf 90 nm ermöglicht unterdessen, dass deutlich mehr Dies -auf die 200-mm-Wafer passen. Bei den auf 84 mm² geschrumpften Dies der Athlon 64- und Mobile Athlon 64-Prozessoren sind dies ganze 72 Prozent, was die Kosten für AMD deutlich senkt. Die Ausbeute soll zwar noch nicht ganz das gewünschte Niveau erreicht haben, dem Ziel jedoch schon sehr nahe kommen. Die vergleichsweise reibungslose Umstellung von 130 nm auf 90 nm erklärt Sonderman damit, dass Schlüsseltechnologien wie der Kupfer-Interconnect (neun Lagen), das Black Diamond Low-k-Dielektrikum und SOI bereits vor der Umstellung auf den 90-nm-Prozess integriert wurden.

Durch die Kombination von SOI, Strained Silicon und den Umstieg auf den 90-nm-Prozess dürfte der Druck auf Konkurrent Intel weiter steigen. Während die Verlustleistung bei Intels Prescott anstieg, kann AMD durch „Strained Silicon“ und den 90-nm-Prozess die Verlustleistung senken und erhält Spielraum für höhere Taktraten. Die durch höhere Ausbeute und kleinere Strukturen sinkenden Kosten werden AMD - zur Freude des Kunden - außerdem einen größeren Spielraum zur Preisgestaltung geben.