Western Digital: BiCS5-NAND ist kompakter, günstiger, schneller und fertig

Eine höhere Speicherdichte, geringere Kosten und zugleich mehr Leistung verspricht Western Digital mit der neuen 3D-NAND-Generation BiCS5, die in Kooperation mit Partner Kioxia jetzt fertig gestellt wurde. Eine TLC-Variante mit 512 Gigabit pro Die wird nun in Kleinserie produziert. Eine QLC-Variante mit 1,33 Terabit soll folgen.

Vor knapp einem Jahr hatten die Flash-Partner Western Digital und Toshiba Memory, das nun eigenständig unter dem Namen Kioxia operiert, auf der ISSCC einen ersten Ausblick auf ihre fünfte Generation 3D-NAND-Flash mit dem Namen BiCS5 gegeben. Die beschriebene 128-Layer-Architektur sollte als TLC-Variante mit drei Bit pro Speicherzelle und 512 Gigabit pro Die neue Maßstäbe bei der Datendichte von TLC-NAND setzen: 7,8 Gigabit pro Quadratmillimeter bedeuten eine Steigerung der Speicherdichte von rund einem Drittel gegenüber dem direkten BiCS4-Vorgänger mit 96-Layer-Architektur.

Kleinere Dies bei gleicher Speicherkapazität bedeuten mehr Dies pro Wafer und damit potenziell niedrigere Kosten pro Bit, auch wenn zusätzliche Arbeitsschritte für weitere Layer nicht umsonst sind.

Von 96 auf 112 Layer

Western Digital spricht nun sogar von bis zu 40 Prozent mehr Speicherkapazität pro Wafer, vergleicht dabei allerdings den neuen BiCS5-TLC-NAND mit 512 Gbit mit dem BiCS4-TLC-NAND in der 256-Gbit-Variante. Die Zahl der tatsächlichen Speicherebenen wird mit 112 Layern statt 128 Layern angegeben. Möglich ist, dass zusätzliche Ebenen, etwa für die Chip-Logik, bei der vorherigen Angabe von 128 Layern inbegriffen waren. Der Trend geht ohnehin zu weniger konkreten Angaben, denn Samsung spricht bei seinem V-NAND v6 nur noch von „100+“ Layern, obgleich es insgesamt 136 sein sollen. SK Hynix schlägt beim Marketing über die Stränge und nennt seinen 128-Layer-3D-NAND gleich „4D-NAND“. Intel will nach der Trennung von Micron seinen ersten eigenen 3D-NAND mit 144 Layern fertigen.

Bei BiCS5 ist wahrscheinlich, dass es sich um zwei kombinierte Layer-Türme mit je 56 Layern handelt, da erneut das sogenannte String- oder Array-Stacking zum Einsatz kommt.

BiCS5 bietet auch mehr Speicherzellen pro Ebene

Doch nicht nur in der Vertikalen haben Western Digital und Kioxia bei BiCS5 zugelegt: Neben der höheren Layer-Anzahl sei nämlich die Dichte der Speicherzellen pro Ebene um etwa 20 Prozent gesteigert worden, was also auch eine horizontale oder seitliche Optimierung der Speicherdichte bedeutet, was mit dem Begriff „laterale Skalierung“ (englisch: lateral scaling) beschrieben wird. Die Erhöhung der „cell array density“ pro Layer sei durch die zweite Generation der sogenannten Multi-Tier Memory Hole Technology, verbesserte Engineering-Prozesse und andere Verbesserungen an den 3D-NAND-Zellen gelungen, erklärt Western Digital.

Built utilizing a wide range of new technology and manufacturing innovations, BiCS5 is Western Digital’s highest density and most advanced 3D NAND technology to date. Second-generation multi-tier memory hole technology, improved engineering processes and other 3D NAND cell enhancements significantly increase cell array density horizontally across the wafer. These “lateral scaling” advancements in combination with 112 layers of vertical memory capability enables BiCS5 to offer up to 40 percent* more bits of storage capacity per wafer compared to Western Digital’s 96-layer BiCS4 technology, while optimizing cost. New design enhancements also accelerate performance, enabling BiCS5 to offer up to 50 percent faster I/O performance compared to BiCS4.**

*Based on Western Digital BiCS4 and BiCS5 TLC lowest available and expected-available capacity dies (256Gb and 512Gb die)

**Based on Western Digital internal testing of I/O performance in toggle mode for select applications

Mehr Leistung durch neues Design

Durch Verbesserungen am Design verspricht Western Digital mit BiCS5 außerdem eine „um bis zu 50 Prozent schnellere I/O Performance“ im Vergleich zu BiCS4. Gemeint ist die Beschleunigung der internen Speicherschnittstelle von 800 Mbit/s auf 1.200 Mbit/s. Zudem ist von einer „höheren Programmierleistung und kürzeren Leselatenz“ die Rede.

Über den auf der ISSCC 2019 beschriebenen Wechsel auf ein 4-Plane-Design für eine verdoppelte Schreibgeschwindigkeit wurde in den aktuellen Ankündigungen aber kein Wort verloren. Dies könnte einer anderen, speziellen Variante von BiCS5 vorbehalten sein.

Massenproduktion im zweiten Halbjahr

Vorerst wird die BiCS5-Generation in der TLC-Variante mit 512 Gigabit (64 GByte) in geringer Stückzahl produziert. Darauf basierende Produkte für den Verbrauchermarkt sollen nun bemustert werden. Die eigentliche Massenfertigung wird voraussichtlich erst im zweiten Halbjahr 2020 beginnen, weshalb finale Produkte auch erst im späteren Jahresverlauf zu erwarten sind. Eine TLC-Variante mit 1 Terabit (128 GB) sei ebenso geplant. Das Maximum von 1,33 Terabit (166 GB) dürfte wie schon bei BiCS4 dem Speichertyp QLC mit vier Bit pro Zelle vorbehalten sein. Absolut steigt die Speicherkapazität mit BiCS5 also nicht, in Relation zur Chipgröße aber deutlich.