Hot Chips 33: Intel spricht über Chiplets und 3D-Stapel
Im Rahmen der Hot Chips 33 hat Intel über seine Packaging-Technologien für kommende 2D-Designs und 3D-Stapel sowie Chiplets gesprochen. Im Live-Stream sprachen Ravi Mahajan und Sandeep Sane insbesondere von der Flexibilität, die durch Co-EMIB, Foveros und ODI sowie Silicon Interposer ermöglicht wird.
Wie bereits zur SemiCon West 2019 und CES 2019 und zuletzt zur Intel Foundry IDM 2.0, sprach Intel zur Hot Chips 33 über neue Packaging-Technologien, die Intel wie TSMC als große Chance für die Zukunft erkannt hat. Auf Basis von EMIB und Foveros will Intel mit Co-EMIB deutlich komplexere Designs mit bis zu 36 Chiplets realisieren können. Damit sollen die Grundvoraussetzungen für eine heterogene Integration (HI) zukünftiger Chips geschaffen werden.
Darüber hinaus würde Co-EMIB, auch als EMIB-Foveros bezeichnet, das Chipdesign mit mehreren Layern aber auch flexibler machen. Durch das sogenannte 3D-Stacking von Chips mit unterschiedlichen Funktionen sollen ganz neue Produkte möglich sein.
Am Beispiel der mächtigen HPC-Grafiklösung Ponte Vecchio demonstrierte Intel noch einmal wie breit das Feld der Use Cases für hochintegrierte Chips ist. Ponte Vecchio ist ein wahres Monster-SoC mit elf EMIB-Verbindungselementen, 47 Active Tiles sowie 5 Process Nodes, einige davon kommen nicht aus eigenem Hause sondern TSMC. Gerade auch die Mischung von Fertigungsverfahren unterschiedlicher Hersteller stellte Intel heraus und will so seine Flexibilität zeigen, nicht allein nur von einem Fertiger, bisher primär sich selbst, abhängig zu sein.
Abseits der von Intel für das neue 2D- und 3D-Packaging angedachten Einsatzgebiete „Graphics, Client und FPGA“ und Hintergrundinformationen gab es nur wenig Neues und keine völlig neuen Produkte mit diesen Technologien zum Auftakt der Hot Chips 33 zu sehen. Das kann sich aber im Laufe der Fachkonferenz der Halbleiterbranche noch ändern, ab heute beginnen die Präsentationen beispielsweise von CPU-Architekturen.
Zuvor hatte Intel bereits einen kleinen Einblick in Sapphire Rapids in Bezug auf dessen Packaging mit zehn bis vierzehn EMIB-Verbindungselementen gegeben.
AMD sprach zur Hot Chips 33 über seine Stapeltechnologie in Zusammenarbeit mit TSMC, die mit kommenden Ryzen und zusätzlichem L3-Cache, dem bis zu 192 MB großen sogenannten 3D V-Cache, erstmals genutzt wird. Eine ähnliche Technologie wird Intel erst 2023 bieten, mit Foveros Direct.
