Penta-Level Cell: Solidigm demonstriert erste SSD mit 5 Bit pro Zelle
Solidigm, die neue Marke hinter dem von Intel an SK Hynix verkauften SSD-Geschäft, hat zum Flash Memory Summit 2022 den Prototypen einer SSD mit ganz besonderem Speicher demonstriert: Die SSD basiert erstmals auf NAND-Flash mit 5 Bit pro Speicherzelle (Penta Level Cell, PLC). Wann dieser den Markt erreicht, bleibt aber offen.
„Wir freuen uns, heute die branchenweit erste PLC-SSD in Aktion zu zeigen“, sagte Sanjay Talreja, SVP und General Manager der Client Storage Group von Solidigm. „Es ist ein wichtiger Meilenstein für Solidigm als neues Unternehmen und ein aufregender Moment für die Zukunft der Speichertechnologie mit weitreichenden Auswirkungen“.
Die höhere Speicherkapazität soll den Bedarf an Platz und Energie im Rechenzentrum senken und die Kosten reduzieren. Denn laut Solidigm könnten die PLCs-SSDs HDDs in Rechenzentren ersetzen, auf denen momentan noch immer 85 Prozent aller Daten liegen. HDDs sind zwar wesentlich langsamer als SSDs und benötigen mehr Platz und Energie, doch beim Preis pro Terabyte sind sie SSDs weiterhin weit überlegen.
Solidigm
- Data intensive needs of modern workloads such as AI, machine learning (ML) and big data analytics
- Building out of 5G infrastructure where faster, denser storage is needed
- Displacement of hard disk drives (HDDs), on which more than 85% of all data center data is still stored.
Ein weiteres Bit ist nicht so einfach
Nach SLC mit 1 Bit, MLC mit 2 Bit, TLC mit 3 Bit und QLC mit 4 Bit pro Speicherzelle ist PLC der nächste logische Schritt, um noch mehr Daten in einer Zelle unterzubringen. Allerdings wird das Verhältnis des Zugewinns bei der Bitdichte zur Komplexität des Speichervorgangs immer schlechter.
| 1 Bit (SLC) | 2 Bit (MLC) | 3 Bit (TLC) | 4 Bit (QLC) | 5 Bit (PLC) | |
|---|---|---|---|---|---|
| Delta Speicherkapazität | – | +100 % | +50 % | +33 % | +25 % |
| Delta Zustände/Komplexität | – | +100 % | +100 % | +100 % | +100 % |
Gegenüber QLC-NAND mit 4 Bit steigt die Speicherkapazität zwar immerhin noch um 25 Prozent, die Zahl der innerhalb der Zelle zu unterscheidenden Spannungszustände wird aber nochmals verdoppelt. So müssen bei PLC 32 Zustände statt 16 bei QLC unterschieden werden. Der Speichervorgang ist damit noch weitaus komplexer und fehleranfälliger als bei QLC-NAND. Je mehr Spannungslevel unterschieden werden müssen, desto mehr haben Controller respektive die Engines mit der Fehlerkorrektur zu tun. Potenziell ist PLC damit noch eine Stufe langsamer und weniger haltbar als QLC.
| 1 Bit (SLC) | 2 Bit (MLC) | 3 Bit (TLC) | 4 Bit (QLC) | 5 Bit (PLC) | |
|---|---|---|---|---|---|
| Benötigte Spannungszustände | 21 | 22 | 23 | 24 | 25 |
| 1 | 0 | 0 0 | 0 0 0 | 0 0 0 0 | 00000 |
| 2 | 1 | 0 1 | 0 0 1 | 0 0 0 1 | 00001 |
| 3 | – | 1 0 | 0 1 1 | 0 0 1 1 | 00010 |
| 4 | – | 1 1 | 1 1 1 | 0 1 1 1 | 00011 |
| 5 | – | – | 1 0 0 | 1 1 1 1 | 00100 |
| 6 | – | – | 1 1 0 | 1 0 0 0 | 00101 |
| 7 | – | – | 0 1 0 | 1 1 0 0 | 00110 |
| 8 | – | – | 1 0 1 | 1 1 1 0 | 00111 |
| 9 | – | – | – | 1 0 0 1 | 01000 |
| 10 | – | – | – | 0 1 1 0 | 01001 |
| 11 | – | – | – | 1 1 0 1 | 01010 |
| 12 | – | – | – | 1 0 1 1 | 01011 |
| 13 | – | – | – | 0 1 0 0 | 01100 |
| 14 | – | – | – | 0 0 1 0 | 01101 |
| 15 | – | – | – | 0 1 0 1 | 01110 |
| 16 | – | – | – | 1 0 1 0 | 01111 |
| 17 | – | – | – | – | 10000 |
| 18 | – | – | – | – | 10001 |
| 19 | – | – | – | – | 10010 |
| 20 | – | – | – | – | 10011 |
| 21 | – | – | – | – | 10100 |
| 22 | – | – | – | – | 10101 |
| 23 | – | – | – | – | 10110 |
| 24 | – | – | – | – | 10111 |
| 25 | – | – | – | – | 11000 |
| 26 | – | – | – | – | 11001 |
| 27 | – | – | – | – | 11010 |
| 28 | – | – | – | – | 11011 |
| 29 | – | – | – | – | 11100 |
| 30 | – | – | – | – | 11101 |
| 31 | – | – | – | – | 11110 |
| 32 | – | – | – | – | 11111 |
Floating-Gate-Architektur sei für PLC prädestiniert
Als einziger NAND-Hersteller hatte Intel bis zuletzt an einem Floating-Gate-Design (FG) bei den Speicherzellen festgehalten, während alle anderen inklusive des Ex-Partners Micron auf das Charge-Trap-Flash-Prinzip (CTF) setzen. Intel und jetzt Solidigm sehen aber FG-Speicherzellen im Vorteil, um PLC-NAND zu realisieren. Neue Fertigungsmethoden seien zudem nicht nötig.
Solidigm believes floating gate cell design delivers strong charge isolation and very good voltage threshold distribution, making it well suited for “high” bit/cell scaling. Additionally, Solidigm will be able to efficiently scale to PLC because the technology can be manufactured on the same equipment used for QLC NAND manufacturing.
Solidigm
Kioxia probiert halbierte Zellen
Auch Kioxia erwägt für PLC-NAND den Wechsel auf ein Floating-Gate-Design und hat dabei ein neues Konzept mit „halbierten Zellen“ im Sinn: Im Vergleich zum bisherigen BiCS-Flash mit kreisförmigen Charge-Trap-Zellen (CT) will Kioxia halbkreisförmige Floating-Gate-Zellen (FG) nutzen. Die neue Struktur soll das Fenster zur Programmierung der Zelle vergrößern, obgleich die Zellen sogar kleiner als bei den bisherigen CT-Zellen ausfallen.
Wann kommt PLC auf den Markt?
Solidigm ist augenscheinlich bereits einen Schritt weiter, lässt aber noch völlig offen, wann die PLC-SSDs des Unternehmens den Markt erreichen werden. Klar ist nur, dass anfangs Rechenzentren bedient werden sollen.
Im vergangenen Jahr hat sich Kioxias Entwicklungspartner Western Digital zu einer groben Prognose für PLC-NAND hinreißen lassen. Laut dem Technikchef von Western Digital sei mit PLC nicht vor dem Jahr 2026 zu rechnen. Solidigm könnte diesem Datum mit Intels Erbe aber zuvorkommen.