Gerüchte zu Epyc 9005 „Turin“: AMDs neue Server-CPUs mit mehr L3-Cache und Fragezeichen
AMDs Server-CPU auf Basis von Zen 5, Codename Turin, soll noch in diesem Jahr als Epyc-9005-Serie mit viel mehr L3-Cache erscheinen. Natürlich steigt auch die Anzahl der Kerne an, der Zuwachs bleibt aber vorerst vergleichsweise übersichtlich – vielleicht weil der „Vollausbau“ noch auf sich warten lässt.
Denn die jetzt in der Gerüchteküche maximal geführten 160 Kerne mit daraus resultierenden 320 Threads passen schlichtweg in kein bekanntes Schema. Gerüchte haben bereits seit Jahren von der Möglichkeit gesprochen, dass es bis zu 192 Kerne sein könnten, allerdings bei der Zen-5c-Version, die die Nachfolge des Zen-4c-Modells alias Bergamo antritt. Dafür soll die Anzahl der Chips auf dem gleichen Sockel SP5 weiter erhöht werden: 16 CCDs zu je 8 Kernen für die reguläre Zen-5-Variante (128 Kerne) und 12 CCDs zu je 16 Kernen für Zen 5c (192 Kerne).
Eine Liste mutmaßlicher Zen-5-Epyc-CPUs folgt diesem Aufbau bei den Zen-5-Modellen grundsätzlich: 32 MByte L3-Cache je CCD mit 8 Kerne als Basis und die draus resultierenden, größer skalierten Modelle sind die Folge. Dabei gibt es aber erste Auffälligkeiten, die an dem bisher dargelegten Aufbau zweifeln lassen. Denn warum gibt es eine CPU mit 36 oder mit 72 Kernen sowie einen vier respektive zweimal so mächtigen 144-Kerner?
Eine neue High-End-Serie?
Bleibt AMD dem bisherigen Namensschema treu, ist die Serie Epyc 97xx, in der aktuell Zen 4c beheimatet ist, in Zukunft den Zen-5c-CPUs vorbehalten. Dies wäre in der mutmaßlich geleakten Sample-Liste das erste mit 128 Kernen.
Die Serie Epyc 9800, hier in der Liste nun mit 144 Kernen und 160 Kernen geführt, gibt es aktuell noch gar nicht, Schluss ist stets bei 97xx. Genoa-X mit gestapeltem L3-Cache geht sogar bloß hinauf bis Epyc 96xx und reiht sich dort in die klassischen Genoa-CPUs ein.
Die Epyc 9800, sofern es sie denn wirklich geben wird, überraschen in dem Fall, da sie weiterhin die vollen 4 MByte L3-Cache pro Kern bieten sollen, weshalb am Ende 640 MByte stehen. Für Zen 5c war wieder eine Halbierung angedacht, also 2 MByte pro Kern.
Mehr Details dürfte über die kommenden Wochen und Monate die Gerüchteküche beisteuern und wenn nicht: Läuft alles nach Plan, wird AMD den Vorhang vor Epyc 9005 noch in diesem Jahr lüften.
Ein erstes Update der Sample-Liste beseitigt einige der Fragezeichen und führt insbesondere die Modelle mit den meisten Kernen nun doch als Zen 5c mit halbiertem L3-Cache pro Kern. Folglich sind die 640 MB L3-Cache als Maximalausbau verschwunden. Auch der Epyc 9745 dürfte dem Namen nach ein Zen 5c sein und für 128 Kerne 256 MB L3-Cache bieten. Dass dennoch ein regulärer Turin-Prozessor mit dieser Kern-Bestückung erscheint, gilt als ziemlich wahrscheinlich, doch wie eingangs bereits erwähnt, gehen alle bisherigen Samples noch nicht an das Limit beim theoretisch möglichen Aufbau.
Neue Epyc-Samples finden auch ihren Weg über Zollbehörden – und dann auf X/Twitter. Diese beschreiben in kurzen Details, was darin verborgen ist: 128 Kerne, ein 16+1-Aufbau und das C0-Stepping soll die BRH-CPU, das steht für AMD Breithorn, den Codenamen für die Turin-Lösungen, bieten. Auch ein kleinerer Ableger mit 32 Kernen auf Basis von 4 CCDs ist dabei.
Das C0-Stepping deutet daraufhin, dass man sich langsam der Serienreife nähern dürfte, Vorgänger Genoa kam im B1&B2-Stepping auf den Markt. Auch die sehr hohen und bisher nicht bekannten OPN-Nummern deuten hier auf ein neues und vielleicht bereits finales Modell hin, nicht einmal AMDs öffentliche OPN-Katalogisierung (PDF) geht bisher so weit.
