News Intel Granite Rapids-D: Xeon 6 SoC mit zwei 44-Kern-Tiles plus I/O bildet neue Xeon D

[Volker]

Intels Server-Prozessoren der Baureihe Xeon D waren bereits stark, in der nächsten Generation gehen sie aber auf das nächste Level: 2 × 44 Redwood-Cove-Kerne auf kleinstem Raum. Dafür nutzt das Xeon 6 SoC die Basis von Granite Rapids mit multiplen Tiles, packt dazu aber einen neuen I/O-Die, was dem Einsatzgebiet geschuldet ist.

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[SweetOhm]

"das Demo-System hatte „nur“ 42 Kerne"

Das macht ja mal so richtig Sinn !!

 

[stefan92x]

Es geht voran... ich erinner mich noch, wie ich mich wie ein Schneekönig über den Beckhoff CX2072 mit Xeon-D 1559 gefreut habe. Das Teil hatte gerade mal 12 Kerne/1,5 GHz, war aber für Embedded-Geschichten damals ein Leistungstraum

 

[incurable]

Die Finanzabteilung freut sich über die Produktion im eigenen Haus. (jedenfalls so lang die Ausbeute stimmt und die Kunden auch beliefert werden können)

 

[Kadett_Pirx]

Auf seinen Folien reitet Intel von Sieg zu Sieg.

 

[tomgit]

Macht die Positionierung des IO-Chips so Sinn?
Also ich bin kein Chip-Designer, aber die Positionierung des IO-Chips am Rande dürfte doch die Latenz zum äußersten Chip minimal erhöhen. Könnte es da nicht zu Verzögerungen bei über den IO-verwalteten oder -beteiligten Aufgaben führen, die auf den verschiedenen Modulen aufgeteilt sind?

 

[stefan92x]

Könnte es da nicht zu Verzögerungen bei über den IO-verwalteten oder -beteiligten Aufgaben führen, die auf den verschiedenen Modulen aufgeteilt sind?

Vernachlässigbar, durch die EMIB-Bridges gibt es ein durchgängiges Mesh, das ist schon fix. Dafür kann der IO-Chip kleiner bleiben und braucht nur auf einer Seite EMIB. Es macht auch den Rest des Bondings/Packagings einfacher, wenn man IO an den Rand setzt und nicht in die Mitte (sieht man auch bei Monolithen, wenn man die Die-Shots anschaut ist IO immer außen und in der Mitte sind Kerne, Cache und sowas).

 

[incurable]

Macht die Positionierung des IO-Chips so Sinn?

Ja, die Speicherkanäle müssen links und rechts aus dem Sockel, die Eingabe/Ausgabesachen nach unten.

 

[tomgit]

Danke für die Aufklärung

 

[mkl1]

Unterscheidet sich Redwood Cove im Server von der Version in Meteor Lake? Ich lese was von 8 wide decode.

 

[zazie]

Ich konnte mit dem Begriff RAS nichts anfangen, offenbar steht das für Reliability, Availability und Serviceability (RAS). Das ist für mich als Laie auf der Folie 3 (=Bild 13 CB) noch nachvollziehbar, wenn von "Server Grade Robustness" die Rede ist (aber eigentlich dort eine Selbstverständlichkeit), hingegen bleibt mit der Kontext auf Intels Folie 15 (= Bild 25 bei CB) verborgen: Dort heisst es, "Single-passed fused operations" würden "..., advanced RAS, ..." ermöglichen.
Was ist damit gemeint?

 

[mcdexter]

Hot Chips 2024 😅👍
Ob das Intel doppeldeutig meint?

 

[tomgit]

Hot Chips 2024 😅👍

https://de.wikipedia.org/wiki/Hot_Chips

Die Hot Chips ist eine von der IEEE Computer Society veranstaltete Fachkonferenz der Halbleiterbranche, die seit 1989 jedes Jahr im August im Silicon Valley abgehalten wird. Zu den Co-Sponsoren zählt die Special Interest Group on Computer Architecture (SIGARCH) der Association for Computing Machinery.

 

[mcdexter]

@tomgit Ich fand es Lustig 😉