News Micron: Mehr Alpha-RAM, bald DDR5 und UFS 3.1 fürs Auto

[MichaG]

Den neuen Alpha-Herstellungsprozess „1α nm“ bezeichnet Micron als den derzeit fortschrittlichsten der DRAM-Branche. Auf erste DDR4-Produkte für den Client-Sektor folgen LPDDR4X-Chips und auch DDR4 für Server ist schon validiert. Während DDR5 noch auf sich warten lässt, werden neue UFS-3.1-Lösungen für Autos bemustert.

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[evilhunter]

Schön, dass auch hier die Entwicklung weitergeht

Vielleicht eine blöde Frage aber wodurch genau kommt die höhere effektive Bandbreite von DDR5 im Vergleich zu DDR4 zustande?

Für mich mit das interessanteste wenn man bei gleichem Takt noch mehr Bandbreite "rauskitzelt".

 

[-Ps-Y-cO-]

@evilhunter

• Clockspeed von DDR5 liegt bei Faktor2
• BurstLenght ist ebenso Faktor 2
• 2 Kanäle per DIMM statt 1 Kanal per DIMM

2 Kanäle per DIMM bedeutet nicht gleich Schnellerer RAM
Aber dafür bessere Effizienz.
Ebenso wie die Doppelte Burstlänge... Diese mündet auch in "Effizenz"

Meiner Meinung nach hat die gestiegene Bandbreite mit 2Kanäle-per-DIMM zutun
DDR4 kann pro Pin 3,2Gbits/pin übertragen. DDR5 allerdings 6,4Gbits/pin

Quelle:https://techforgamer.in/whats-the-d...-ddr5-memory/#0-ddr4-vs-ddr5-memory-bandwidth

Hier wird es wohl auch zu Einigen Kuriositäten kommen wie man es schon von DDR4 kennt.
(Single-Rank und Double-Rank)

Zu SR und DR wird wohl noch SubA und SubB kommen welches dann in Zukunft zu Unterscheiden gilt.
Aber das werden wir dann wohl im Detail später sehen.

Unterm Strich bleibt zu sagen: DDR5 ist bei Weitem Effizienter als DDR4 pro Takt.
Denke das sollte man sich hinter die Ohren Schreiben. DDR5 = Effizienter als DDR4.

 

[MarcoMichel]

News von neuen Technologien, egal von welchem Hersteller, vor allem bei so elementaren Technologien, empfinde ich immer wieder als erfrischend.

 

[bensen]

@-Ps-Y-cO-
Entscheidend sind nicht die zwei sub channel, sondern die erweiterte Anzahl an banks und bank groups und der "same bank refesh". Alles zusammen bewirkt, dass eben effektiv mehr pages permanent offen sind. Dadurch entsteht weniger Wartzeit und die effektive Bandbreite steigt.

Deine Quelle erklärt das ziemlich schlecht, kann man leicht falsch verstehen.
Hardwaretimes erklärt das deutlich besser. Basierend auf Folien von hynix.
Nett ist auch das DDR5 Whitepaper von micron. Hier noch ein Zweites.

Hier ist auch die effektive Bandbreite dargestellt.




@evilhunter

 

[Fritzler]

@bensen
Ja, DRAM wird intern immer paralleler.
Der analoge Ausleseprozess (Kondensatorspannungspegel werden über Komparatoren ausgelesen) ist nicht mehr wirklich zu beschleungen.
Daher werden immer mehr Bits gleichzeitig gelesen, zwischengepuffert und dann mit dem immer höheren Bustakt hinaustransportiert.

Das mit den Bank Groups ist aber mMn eher dazu da die Speicherkapazität zu erhöhen durch mehr Adressbits.
Oder haste da Quellen, die was anderes hergeben?

 

[bensen]

@Fritzler
Die Quellen habe ich verlinkt. Da ist das eigentlich anschaulich erklärt.