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Auf der diesjährigen HotChips Konferenz im kalifornischen Stanford präsentierte IBM sein neues Flaggschiff, den POWER8.
Der der im 22nm SOI Verfahren gefertigte Prozessor kommt mit seinen 12 Kernen auf eine Fläche von 650mm². Jeder Kern beherrscht 8-faches Multithreading, verfügt über einen 64kB Daten- und 32kB Instruktionscache (L1) und
über 512kB L2 Cache. Alle Kerne teilen sich einen 96MB großen L3 eDRAM Cache (8MB pro Kern). Dazu kommen noch einmal 128MB eDRAM L4 Cache in 8 Bufferchips (Centaur).
Jeder dieser Centaur Chips verfügt über 16MB Speicher und puffert die Zugriffe auf bis zu 4 Speichermodule. Mit 32GB DDR3-1600 Modulen käme ein einzelner Sockel auf 1TB RAM bei einer theoretischen Bandbreite von rund 400GB/s. (230GB/s sustained).
Momentan wird DDR3 verwendet, aber in Zukunft könnte man mit neueren Centauren auch DDR4 unterstützen.
Im Gegensatz zu seinem Vorgänger kommuniziert der POWER8 nun mit PCIe 3.0 mit seiner Peripherie. Allerdings verriet IBM nicht die Anzahl der Lanes.
Außerdem gibt es eine Schnittstelle (Coherence Attach Processor Interface - CAPI) um externe Beschleuniger wie GPUs oder FPGAs anzubinden.
Im Vergleich zu seinem Vorgänger soll der POWER8 eine 1,6fache Single-Thread und eine gut doppelt so hohe Multithread Leistung bieten. Insgesamt verspricht IBM eine Verdopplung der Performance verglichen mit dem POWER7.
Über die Taktfrequenz hüllte sich IBM in Schweigen (angeblich um die 4GHz lt. den Angaben zu den Transferraten) und verriet auch nichts über die TDP (der Vorgänger kommt auf rund 200W).
Eingesetzt werden soll der POWER8 in großen Servern, die IBM im kommenden Jahr ausliefern will, für Big Data Anwendungen.
Quellen:
http://www.heise.de/newsticker/meldung/Hot-Chips-Power-Geschuetz-von-IBM-1943751.html
http://wccftech.com/ibm-power8-processor-architecture-detailed/
http://www.theregister.co.uk/2013/08/27/ibm_power8_server_chip/?page=1
http://en.wikipedia.org/wiki/POWER8
Der der im 22nm SOI Verfahren gefertigte Prozessor kommt mit seinen 12 Kernen auf eine Fläche von 650mm². Jeder Kern beherrscht 8-faches Multithreading, verfügt über einen 64kB Daten- und 32kB Instruktionscache (L1) und
über 512kB L2 Cache. Alle Kerne teilen sich einen 96MB großen L3 eDRAM Cache (8MB pro Kern). Dazu kommen noch einmal 128MB eDRAM L4 Cache in 8 Bufferchips (Centaur).
Jeder dieser Centaur Chips verfügt über 16MB Speicher und puffert die Zugriffe auf bis zu 4 Speichermodule. Mit 32GB DDR3-1600 Modulen käme ein einzelner Sockel auf 1TB RAM bei einer theoretischen Bandbreite von rund 400GB/s. (230GB/s sustained).
Momentan wird DDR3 verwendet, aber in Zukunft könnte man mit neueren Centauren auch DDR4 unterstützen.
Im Gegensatz zu seinem Vorgänger kommuniziert der POWER8 nun mit PCIe 3.0 mit seiner Peripherie. Allerdings verriet IBM nicht die Anzahl der Lanes.
Außerdem gibt es eine Schnittstelle (Coherence Attach Processor Interface - CAPI) um externe Beschleuniger wie GPUs oder FPGAs anzubinden.
Im Vergleich zu seinem Vorgänger soll der POWER8 eine 1,6fache Single-Thread und eine gut doppelt so hohe Multithread Leistung bieten. Insgesamt verspricht IBM eine Verdopplung der Performance verglichen mit dem POWER7.
Über die Taktfrequenz hüllte sich IBM in Schweigen (angeblich um die 4GHz lt. den Angaben zu den Transferraten) und verriet auch nichts über die TDP (der Vorgänger kommt auf rund 200W).
Eingesetzt werden soll der POWER8 in großen Servern, die IBM im kommenden Jahr ausliefern will, für Big Data Anwendungen.
Quellen:
http://www.heise.de/newsticker/meldung/Hot-Chips-Power-Geschuetz-von-IBM-1943751.html
http://wccftech.com/ibm-power8-processor-architecture-detailed/
http://www.theregister.co.uk/2013/08/27/ibm_power8_server_chip/?page=1
http://en.wikipedia.org/wiki/POWER8
