News Erstes funktionales 20-nm-Silizium mit TSV von Globalfoundries

[MichaG]

Statt durch immer feinere Herstellungsverfahren die Bauteile von Mikroprozessoren zu verkleinern, um mehr davon auf gleicher Fläche unterbringen zu können und dadurch die Leistung zu steigern, sucht die Halbleiterindustrie parallel bei sogenannten „3D-Chips“ ihr Heil in der Vertikalen. Dabei kommt die TSV-Technik zum Einsatz.

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[xfreakyliikeme]

Würde gern mal wissen wie weit Intel ist!

 

[Exlua]

Denke mal wird nicht mehr lange dauern bises von Intel paar CPUs zu den Thema gibt...

 

[SK-Semih_44]

wow! und wir arbeiten im labor der hochschule noch im mikrobereich! -.-

PS: es geht in dieser technologie nicht direkt um prozessoren.

 

[Rickmer]

Irre ich mich, oder ist das die Art von Technologie, mit der in mittelferner Zukunft dann der VRam direkt auf den CPU / APU-Die kommt?

 

[olfbc]

„3D-Chips“ leider unter noch sehr harten Anführungszeichen.
3D Stacking ist halt max. 2,1D.
Beeindruckend ists, dass das gleich bei 20nm funkt, wobei ich am Bild keine Dimensionen erkennen kann (251,4nm? links oben neben FEoL?).

 

[Kartenlehrling]

Irre ich mich, oder ist das die Art von Technologie, mit der in mittelferner Zukunft dann der VRam direkt auf den CPU / APU-Die kommt?

Vor 2 Jahren gab es schon Anzeichen dafür, AMD und IBM und
wenn man weiss das sie gemeinsam an der Playstation4 arbeiten könnten man auch glauben das wir eine Vorversion von stacked dram zu Weihnachten unter dem Gabentisch finden werden.

http://sites.amd.com/la/Documents/TFE2011_001AMC.pdf

http://sites.amd.com/us/Documents/TFE2011_006HYN.pdf

 

[S!lent Death]

Die interessantere Frage wäre die nach dem Yield. Wenn 1/3 der Chips nach dem TSV nicht mehr funktionieren wird vermutlich kaum jemand seine CPU für DRAM aufs Spiel setzen.

 

[S3cret]

Ich frage mich wie das mit der Kühlung aussieht, immerhin hat man so mehr Volumen bei geringerer Oberfläche, so dass Wärme schlechter abgeführt wird.

 

[Kartenlehrling]

Wärme entsteht immer nur wo verlust, reibung oder lange strecken dazuführen.

Im 3Dcenter forum hat es einer so erklärt :

Silizium hat ne Wärmeleitfähigkeit von 150W/(m*K) Kupfer von 400W/(m*K) Das ist schon ganz ordentlich. Das ist auch nicht so weit weg von den 235W/(m*K) von Alu. Von daher würde ich schon gleich dicke DIEs erwarten, ohne Stufen. Das macht einfach keinen Sinn.

Du musst aber bedenken, das man keine Lücke hat, sondern eine verschmolzene Verbindung. Das kannste nicht mit dem Übergang zwischen DIE<->Heatspreader<->Kühler vergleichen.

Da ist der Wärmeübergangskoeffizient wohl deutlich höher.

Der "Trick" dabei ist ja auch, dass die DRAMs selbst eigentlich schon "kühl"/"kalt" sind, da sie selbst eine recht geringe Verlustleistung haben. Damit kann sich die Wärme auf eine größere Fläche verteilen, über die Sie dann abgeführt wird. Das wirkt den Hotspots entgegen.

Man kann quasi schon direkt auf dem DIE mit der Wärmeverteilung und auch mit nem Wärme-buffer arbeiten, wo man sonst erst durch die WLP muss, und über deren Wärmeleitkoeffizienten müssen wir ja hoffentlich nicht reden

 

[chr1zZo]

Entwicklung ist immer gut Schauen wir mal wo uns das alles im PC und Handybereich hinführen wird.

 

[Hatsune_Miku]

Hat Intel das verfahren nicht schon bei IB in gebrauch ?
Oder verwechsel ich da was ?

 

[DiabloJulian]

Ne das waren die 3D-Transistoren, d.h. der Transistor hat noch eine Eben nach oben. Hier meinen sie aber mehrere Transistorebenen.

€: *glaub ich*

 

[Trefoil80]

Jupp.

https://www.computerbase.de/2012-04/test-intel-ivy-bridge/8/

 

[MichaG]

Genau. Mit TSV werden mehrere Dies "übereinandergestapelt".

 

[Joe Shmoe]

Intel benutzt bei Ivy Bridge Tri-Gate-Transistoren, also dreidimensionale Transistoren, aber keine Multilayer. Diese hier vorgestellte Technik is nochmal eine Verbesserung und stellt einen Chip mit mehreren Ebenen dar, welche untereinander verbunden sind.
Jedenfalls versteh ich das so

EDIT: Haha way too late

 

[Kartenlehrling]

Erst Haswell wird es kommen ...

The second extension, InstantAccess is simply Intel's implementation of zero copy. Although Intel's processor graphics have supported unified memory for a while (CPU + GPU share the same physical memory), the two processors don't get direct access to each others memory space. Instead, if the GPU needs to work on something the CPU has in memory, it needs to make its own copy of it first. The copy process is time consuming and wasteful. As we march towards true heterogeneous computing, we need ways of allowing both processors to work on the same data in memory. With InstantAccess, Intel's graphics driver can deliver a pointer to a location in GPU memory that the CPU can then access directly.
The CPU can work on that GPU address without a copy and then release it back to the GPU.
AMD introduced support for something similar back with Llano.

 

[Elkinator]

haswell wird keinen DRAM auch dem DIE haben, das kann man nur daneben plazieren.

 

[aylano]

Da sieht man gleich, wie schnell Globalfoundries arbeiten kann (bzw. wie schnell AMD ohne illegale Beschränkungen arbeiten hätte können), wenn sie mit Fab 8 eine zweite große Forschung betreiben können. Vor nichteinmal einem Jahr begann die TSV-Entwicklungsarbeit in der Fabrik und heute zeigen sie es schon auf SRAMs und das übrigends auf 20nm-LPM-SRAMs. Nebenbei wird in dieser Fabrik ja noch 20nm-LPM oder 14XM entwickelt.

Wie ich in letzter Zeit ständige prädigte. AMD bzw. GF hat aufgrund der Umstellung (Own-Faktory zu Foundry, sowie Entwicklung mehrerer Fertigungen) noch einige ungenutzte Potentiale (= Techniken aus der Forschungslabor), die sie per Fabriks-Entwicklung jetzt in relativ kurzer Zeit (u.a. wegen der "2. Forschungs-Fabrik") zur Produktions-Reife bringen können. Bei Umstellung auf 20LPM werden wird dann sehen, wie weit sie dann tatsächlich schon sind.

 

[ITX]

251,4nm? links oben neben FEoL?

Ja, korrekt. Mir ist allerdings noch nicht klar, welches der gezeigten Abschnitte das "Trough Silicon"-Kupfer darstellen soll.
Varianten wären:

1. Die beiden dunkleren vertikalen Flächen in der Größenordnung von ~250nm bzw. ~240nm
2. Die große hellgraue Fläche in der Mitte ~5,4µm
3. Die dünnen, weißen horizontalen Fäden - nach Adam Riese jeweils ~30nm

Da es hier um einen 20nm-Prozess geht, tippe ich mal auf die letzte Variante.