olfbc schrieb:Beeindruckend ists, dass das gleich bei 20nm funkt
Welche CD (critical dimension) der Front-End-Prozess hat, ist hier ziemlich Wurscht.
Bei den TSV geht es ja nur um die Durchkontaktierung.
Im Bild sehen wir eine REM-Aufnahme einer Bruchkante*) oder eines FIB-Schnittes durch den Chip (cross-section).
Oben ist das kleine Gemehre (>20nm) und von der Rückseite (im Bild unten) wird der Wafer durchgeätzt (= TSV). VIAS-Breite hier ~5µm.
Ich hatte vor Jahren mal etliche 200mm-Si-Wafer durchgeätzt (Standarddicke). Das Interesse daran hielt sich aber in Grenzen. Die Wafer liegen immer noch ungenutzt hier rum...
Wobei die VIAS schon brutal gut aussehen.
Ich sehe an den Seitenwänden der VIAS keine Scallops. D.h. die werden wohl nicht mit Gas-chopping sondern mit Cryo geätzt sein. Weiß jemand genaueres?
Welche Maschine? Oxford oder STS?
Edit:
Ähm, Deine Vorstellung ist kindlich naiv (nicht böse gemeint).aylano schrieb:13760835
Ich glaube, Du kannst Dir nicht im Traum vorstellen, was es heißt eine Wafer-Fab auszurüsten und wieviel Zeit, Kosten, Forschung es benötigt "Techniken aus der Forschungslabor" in die Fertigung zu überführen.
Intel hat nicht nur technologisch Jahre Vorsprung. Das Forschungs-/Entwicklungs-Budget ist in einer anderen Dimension verglichen mit AMD/GF.
Edit #2: *) Das ist ziemlich sicher eine Bruchkante und kein FIB-Schnitt. Der Schnitt über diese Tiefe (>10µm) würde viel zu lange dauern. FIB-Schnitt lohnt sich nur bei <4µm².
ata2core schrieb:Globalfoundries hat hier einen Technologiesprung geschafft
Schau mal hier: Der Hybrid Memory Cube von Mircon nutzt tatsächlich TSV für Multi-Chip-Interconnect:
www_micron_com/products/hybrid-memory-cube
http_//hexus_net/tech/news/ram/53777-hybrid-memory-cube-interface-specification-finalised/
D.h. AMD ist hier nicht erster. Auch wenn ich es denen gönnen würde. Aber die hecheln seit Jahren nur noch hinterher. Der letzte wirklich gute Prozess war damals der 90nm-SOI.
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