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NotizFrühes Intel-CPU-Sample: Sapphire Rapids erhält deutlich mehr L2-Cache
Ein Eintrag in Geekbench offenbart erste technische Details von Intels kommenden High-End-CPUs Sapphire Rapids, die intern unter der Bezeichnung Family 6 Model 143 firmieren. Hervor sticht ein viel größerer L2-Cache, anscheinend sollen 2 MByte pro Kern zur Verfügung stehen. Auch beim L3-Cache wird eine Erweiterung vorgenommen.
Mehr Cache schadet bestimmt nicht, ich erinnere an Intels Broadwell (5775C & 5675C) mit dessen L4 Cache, dass hat der IPC sehr gut getan, sie war sogar besser als deren Nachfolger.
@3dfx IPC war vor allem in Spielen besser, in vielen Anwendungen eher nicht so. Ist halt immer ein Abwägen welche Bereich man pushen will und was wie teuer ist.
Braucht die Anwendung vor allem Rechenleistung? dann ist jeder mm² für Cache verschwendet und es wären mehr Kerne besser gewesen. Da aber Intel sowieso deutlich weniger Kerne haben wird als AMD scheinen sie sich eben nicht auf Rechenlesitung sondern eben vor allem auf die Bandbreite zu stürzen.
Korrekt, damals gab kein L3, da übernahm L2 mehr diese Aufgabe. Aber spätestens seit Nehalem ist das neu geregelt, da schrumpfe der L2 auf 256 KB pro Kern und L3 übernahm hinten raus. Deshalb schrieb ich auch "jüngere Geschichte"
Find ich gut den Ansatz ! Mal schauen wie es sich am Ende im Alltag niedeschlägt. Mein 8c/16t Ivy EP Xeon hat ja ebenfalls 25 MB L3 Cache. Für eine acht Jahre alte CPU ordentlich.
Das stimmt so nicht. IBM POWER 10 wird dieses Jahr noch für den Massenmarkt ausgeliefert, man munkelt, dass gewisse Exklusivkunden bereits Maschinen zum testen haben und POWER 10 unterstützt bereits DDR5.
Intel ist höchstens der erste x86 Vendor mit DDR5-Support.
Ich glaube schon, das Intel auch lieber einen größeren L3 verbaut und möglicherweise auf HBM verzichtet hätte.
Bei den Monolithen dürfte ein großer L3 aber vermutlich (zu)viel Platz beanspruchen?
Wobei HBM bei Server CPUs preislich eher weniger ins Gewicht fallen sollte. Da scheinen die Hardwarekosten ja eh kaum eine Rolle zu spielen.
Wenn das mit HBM gut funktioniert, sieht man vielleicht später auch ähnliches bei Epyc?
Das ganze erinnert mich gerade ein wenig an meinen K6-3+ auf dem Sockel7. Da wurde der L2 auf den Board zum L3. Hat damals auch ordentlich was gebracht.
Glaube ich nicht unbedingt. Das jeder Hersteller gerne Mehr hätte ist klar, aber HBM hat bei der Größe einfach massive Vorteile. Das kannst bei mit keiner heutigen Technik erreichen. Es sind verschiedene Ausrichtungen mit unterschiedlichen Vorteilen. Es wird stark auf die Workloads ankommen, ob mehr L3 Cache etwas bringt oder ein riesiger HBM Cache
Summerbreeze schrieb:
Wenn das mit HBM gut funktioniert, sieht man vielleicht später auch ähnliches bei Epyc?
Mehr Cache schadet bestimmt nicht, ich erinnere an Intels Broadwell (5775C & 5675C) mit dessen L4 Cache, dass hat der IPC sehr gut getan, sie war sogar besser als deren Nachfolger.
Ich fand es eigentlich schade, daß Intel nicht EDRAM
/Crystal Well weiterentwickelt hat. Wenn sie aber jetzt wirklich schnelles HBM2 RAM direkt dazupacken, wird das sogar noch deutlich schneller sein. @Volker: Wie sieht's bei HBM2 etc denn mit Latenzen aus? Bandbreite kann HBM ja, aber wie lange braucht es, bis die Bits geliefert werden?
