Holt schrieb:
Sicher? Im Bild 7 mit der neuen Speicherpyramide sieht es im Vergleich zu Bild 6 mit der bisherigen Speicherpyramide an deren Spitze DRAM steht, doch anders aus. Da haben die 3D XPoint DIMMs das DRAM an der Spitze ersetzt/verdrängt.
Die Pyramide heißt auch plötzlich "Storage Hierarchy" und nicht mehr "Storage and Memory Hierarchy". Und DRAM steht ja quasi noch auf der Spitze.
Hast Du Belege für diese Behauptung? Bild 8 sagt das Gegenteil, da steht links über die Eigenschaften der 3D XPoint DIMMs: "DDR4 electrical & physical compatible" Das DDR4 DIMM erscheint dort rechts auch nur mit dem Kommentar "acts as write-back-Cache", wäre als transparent und damit würde auch keine OS Unterstützung nötig sein, wenn der "Future Xeon Processor" diesen DDR4 Write-back-Cache selbst handelt.
Was die Hardware angeht hat er aber recht. "DDR4 electrical & physical compatible" heißt erstmal nur, dass du die Module in einen klassischen DDR4-DIMM-Slot reinstecken kannst. Ob der Controller was damit anfangen kann steht auf einem anderen Blatt. (dunkle Wolken am Horizont für AMD?)
Software profitiert sicher sofort davon, kann aber sicher noch deutlich optimiert werden. Denn bisher ist die so programmiert worden um mit einer begrenzten Menge "Systemspeicher" auskommen zu müssen, der wird ja nun erheblich größer.
Ja DDR4 bleibt demnach als Cache fürs 3D XPoint DIMMs erhalten, aber das ist nicht die klassische Speicherpramide und eben keine Arbeitsspeicher (RAM) und Datenspeicher, zumindest nicht was 3D XPoint DIMMs angeht, ja was die 3D XPoint SSDs angeht.
Ja, das ist der klassische Storage-Fall, wo eben der DRAM noch als schneller Cache unterstützen kann. Ist in meinen Augen aber nur ein möglicher Anwendungsfall.
Es gibt auch weiterhin Anwendungen die riesige Mengen schnellen DRAM benötigen, wo XPoint kein Ersaz ist. Trotzdem wäre es dann interessant einen schnellen großen Speicher zu haben. Insofern wäre es schon interessant wie bzw. ob man diese Speicheroptionen mischen kann (4 Channel DRAM, 2 Channel Xpoint). Oder dann nur die Option über PCIe bleibt, was dann deutlich langsamer wäre.
Wie sieht es in Multi-CPU Umgebungen aus? Kann ich da eine CPU mit massig XPoint-Speicher ausrüsten, als quasi schneller Zwischenspeicher und die anderen CPUs klassich mit DRAM? Es gibt noch viele Fragen wie das praktisch gehändelt wird.
Also mal ehrlich, weißt Du mehr und behauptest Intel lügt auf der IDF alle an oder saugst Du Dir das aus den Fingern was Du hier schreibst, was aber den Folie größtenteils krass widerspricht?
Die Spitze hättest du dir sparen können. Was hat das ganze mit lügen oder aus den Fingern saugen zu tun? Die Folien sind viel zu ungenau und PM-Material gibt nie volle Details Preis. Von da aus ist alles bisher Spekulation und wir werden auf weitere Details warten müssen.
Interessant wird das ganze in späteren Produkten.
Mit HBM kann eine größere Menge richtig schnellen DRAM direkt auf dem Package integriert werden und über die klassischen DIMM-Slots dann riesige Mengen XPoint. Das ist dann schon fast der heilige Gral in Sachen Speicher.
Ich bin gespannt auf den Skylake-Nachfolger. Dürfte dann aber wohl frühestens 2020 was werden.