News Intels 3D NAND hat 32 Lagen und 256 Gigabit pro Die

[Holt]

AMD ist der innovationsmotor der x86 Architektur

Das sehen wohl viele anders, die Bulldozer Architektur war ein Griff ins Klo, die besten Zeit hat AMD in der Hinsicht hinter sich. Das war mal wahr als AMD die 64 Bit Befehlserweiterung gebracht hat und als sie als erste den Memorycontroller in die CPU integriert haben, aber seidher hat Intel da nicht nur aufgeholt sondern AMD bei weitem überholt. Die IPC der Intel CPUs ist weit höher als die von AMD CPUs und mit der nächsten x86 Architektur wird AMD auch wieder zurückrudern, die Module (CMT) werden zugunsten vom SMT aufgegeben und das ganze nährt sich eher Intel Archtiketur an, Bulldozer war klar eine Sachgasse.

Intel der Innovationsmotor der Fertigung...

Das ist schon lange so, da macht sich eben auch der Vorteil der eigenen Fabs bemerkbar und die schiere Größe von Intel, die es erlaubt auch die nötigen Investitionen zu stemmen, denn günstig ist das nicht, da geht es um viele Milliarden für jeden neue Fertigungsschritt. Allerdings ist Intel meiner Meinung nach beim NANDs nur die Nummer 2, da Samsung ihnen da doch weit voraus ist. Samsung hat als erster NAND Hersteller ausgereiftes TLC NANDs gebracht, als erste 3D-NAND und nun kommt es die Tage auch kombiniert als TLC-3D NAND in der 850 Evo auf den Markt. Davon ist Intel noch weit entfernt und nur weil Intel ein 256Gigabit Diesize gewählt hat, ist das noch kein Technologievorsprung, denn Samsungs 128Gigabit Die ist keine 100mm² groß, da wäre die Fertigung eines 256Gigabit Dies durchaus technisch und wirtschaftlich machbar, wenn man das wollte.

Aber hoffen wir mal, dass Micron dann auch bald SSDs mit dem neuen 3D-NAND bringt und zwar auch für die Heimanwender über die Tochter Crucial, was dann bei Micron aggressiver Preispolitik sicher gut für den Wettbewerb wäre. Allerdings ging zuletzt die Entwicklung der SSDs von Micron und Crucial weiter auseinander als früher, wie die Micron M600 zeigt.

 

[Ned Flanders]

Das sehen wohl viele anders, die Bulldozer Architektur war ein Griff ins Klo, die besten Zeit hat AMD in der Hinsicht hinter sich. Das war mal wahr als AMD die 64 Bit Befehlserweiterung gebracht hat und als sie als erste den Memorycontroller in die CPU integriert haben, aber seidher hat Intel da nicht nur aufgeholt sondern AMD bei weitem überholt.

Die IPC ist doch keine Innovation und erst recht keine Vision.... Klar kann sich Intel aufwendigere Designs die effizienter sind leisten.... Aber wie du schon sagst... Wer hatte denn den ersten DualCore, wer hat CPU Power Managment auf dem Desktop eingefuehrt, wer hat denn gegen Intel AMD64 durchgesetzt, wer hat die Integration weiter vorangetrieben, wer hat HSA auf dem Programm..... das laesst sich endlos fortsetzen.

Welche Innovationen hat denn Intel abgeliefert? Was Ideen und Visionen angeht hecheln die doch schon immer hinterher....

 

[Holt]

Da die Frequenzen nicht beliebig nach oben gehen können, schon gar nicht wenn man die Leistungsaufnahme im Auge haben will/muss und viele Programme / Algorithmen mehrere Kerne gar nicht nur nutzen (können), ist IPC der Schlüssel zur Performance, also das A und O einer CPU Architektur. Der Rest den Du hier aufführst ist Vergangenheit und liegt weit zurück, willkommen im Jahre 2014! Aber wenn Du Vergangenheit so liebst: Intel hat die x86er CPUs mal erfunden! HSA ist nur ein Versprechen für die Zukunft, was aktuelle allenfalls in Studien etwas vorzeigen kann, aber bisher praktisch bei keiner Anwendung einen Nutzen bringt.

 

[bensen]

Samsung hat als erster NAND Hersteller ausgereiftes TLC NANDs gebracht, als erste 3D-NAND und nun kommt es die Tage auch kombiniert als TLC-3D NAND in der 850 Evo auf den Markt. Davon ist Intel noch weit entfernt und nur weil Intel ein 256Gigabit Diesize gewählt hat, ist das noch kein Technologievorsprung, denn Samsungs 128Gigabit Die ist keine 100mm² groß, da wäre die Fertigung eines 256Gigabit Dies durchaus technisch und wirtschaftlich machbar, wenn man das wollte.

Naja es wird schon Probleme gemacht haben den Chip größer zu gestalten. Freiwillig verzichtet man sicher auf einen Chip mit höherer Kapazität.
Auffällig ist ja auch, dass die 1. Generation größer war und auch eine etwas höhere Datendichte hatte. Ist eben ne neue Technologie, da ist noch viel Optimierungspotential vorhanden.

Warum sollte es IMFT nicht geschafft haben eine höhere Datendeichte zu erreichen? Nur weil es deren erster Chip auf dem Markt ist? Ich weiß nicht wie groß der Die ist, aber ich bezweifel, dass es so ein Ungetüm ist. Wäre mal interessant die Diesize zu erfahren.
Ich würde schon tippen, dass die Datendichte nicht unerheblch höher liegt. Aber bis mal Endprodukte auf dem Amrkt sind, fließt noch viel Wasser den Rhein runter. Vielleicht hat Samsung dann schon Gen3 am Start.

Samsungs 3D-NAND hat nur ne Kapazität von 86 GBit. Hätten die den in der Datendichte mit 256 GBit gebracht wäre der Die 284 mm² groß. Kann mich nicht erinnern wann wir mal so einen Speicherklops gehabt hätten.
Das ist eben in Sachen Datendichte und Herstellungskosten noch nicht der heilige Gral für Samsung. FlashForward konnte die Datendichte mit ihrem neuen 128 Gbit Die rein in 2D kontern. Aber die Technik steht ja noch ganz am Anfang und Samsung kann schon mal gut Erfahrungen sammeln.
Und mit fortschreitender Lithografie spielt eh alles in die Karten von 3D-NAND. Und gerade bei TLC-NAND, wo die Litho ja noch mehr rein haut, wird 3D-NAND ordentlich was bringen. Gut für Samsung, dass sie schon beides etabliert haben und nun auch beides zusammen.

 

[Holt]

Naja es wird schon Probleme gemacht haben den Chip größer zu gestalten. Freiwillig verzichtet man sicher auf einen Chip mit höherer Kapazität.

Eine hohe Diesize führe auch immer zu einer geringeren Performance, zumindest bei SSDs mit geringen Kapazitäten. Wenn man nicht vorhar große Kapazitäten zu realisieren, muss man auch keine so große Diesize realisieren. Bei bei großen Diesize war immer IMFT vorne.

Auffällig ist ja auch, dass die 1. Generation größer war und auch eine etwas höhere Datendichte hatte. Ist eben ne neue Technologie, da ist noch viel Optimierungspotential vorhanden.

Meines Wissens unterscheidet sich die ersten Generation von Samsungs 3D NAND (V-NAND) von der 2. nur durch die Anzahl der Layer, die erste hatte 24 und die 2. 32 Layer, die Grundfläche soll gleich sein und damit ist die Datendichte bei der 2. Gen. höher. Wenn Du Belege für das Gegenteil hast, nur her damit.

Warum sollte es IMFT nicht geschafft haben eine höhere Datendeichte zu erreichen?

Keine Ahnung, über die Datendichte gibt es ja noch kaum Informationen außer 20nm Prozess, aber der sagt ja auch wenig über die Größe der Zellen bzw. die Datendichte aus.

Samsungs 3D-NAND hat nur ne Kapazität von 86 GBit. Hätten die den in der Datendichte mit 256 GBit gebracht wäre der Die 284 mm² groß.

Bei 2bpc und wenn man die Offcore Bereich nicht berücksichtigt, denn die Schaltungslogik sakliert ja nicht linear mit der Kapazität, da kann man schon mal so etwa 1/4 anziehen. Und Samsung gibt für das V-NAND auch größere Strukturbreiten an als Intel. Da ist bei Samsung sicher noch einiges an Luft.

Das ist eben in Sachen Datendichte und Herstellungskosten noch nicht der heilige Gral für Samsung.

Wobei man nicht vergessen sollte, dass auch jeder Fertigungsschritt Geld kostet und Milliarden für F&E ausgegeben wuurden.

Gut für Samsung, dass sie schon beides etabliert haben und nun auch beides zusammen.

Deswegen sehe ich Samsung bei den NANDs im Moment als führend an, aber in ihrer Selbstdarstellung sehen sich natürlich immer alle Hersteller als führend an

 

[Ned Flanders]

Der Rest den Du hier aufführst ist Vergangenheit und liegt weit zurück, willkommen im Jahre 2014!

Ein echtes Gescheitle bist du! Da meine Glaskugel in der Inspektion ist muss ich mich leider mit einem Blick in die Vergangenheit begnuegen um die Innovationskraft eines Unternehmens zu beurteilen.

Typen gibts hier...echt....

 

[Holt]

Um die Innovationskraft eines Unternehmens zu beurteilen muss man vor allem einen Blick auf die Bilanzen werfen um zu sehen, wie viel Geld für diese Innovationen zur Verfügung steht und da sieht es bei AMD schlecht aus, da bestimmten Verluste und Entlassungen die Nachrichten, davor die Entscheidungen zugunsten von APUs und ARM Server CPUs. Wo soll denn da die großartige x86 CPU Architektur herkommen? Bei Intel entwickeln zwei Teams die neuen Architekturen parallel. Dazu entwickelt Intel NANDs und SSDs mit eigenen Controllern, AMD vermarktet nur eine OCZ SSD unter eigenen Label.

 

[bensen]

Meines Wissens unterscheidet sich die ersten Generation von Samsungs 3D NAND (V-NAND) von der 2. nur durch die Anzahl der Layer, die erste hatte 24 und die 2. 32 Layer, die Grundfläche soll gleich sein und damit ist die Datendichte bei der 2. Gen. höher. Wenn Du Belege für das Gegenteil hast, nur her damit.

Steig nicht ganz durch was du jetzt sagen willst. Wenn alles gleich ist, bis auf die Anzahl der Lagen, dann hat man die Kapazität pro Lage verringert, sonst nichts. Wo kommt denn da ne höhere Datendichte her?

Aber ich habe was komplett anderes gelesen, u.a bei Anandtech:

                        Samsung 1st Gen V-NAND 	Samsung 2nd Gen V-NAND 	
Die Capacity      	128Gbit 	         86Gbit 	
Die Size 	        133mm2 	                ~95.4mm2

Bei 2bpc und wenn man die Offcore Bereich nicht berücksichtigt, denn die Schaltungslogik sakliert ja nicht linear mit der Kapazität, da kann man schon mal so etwa 1/4 anziehen.

Das zeigt die Praxis eigentlich nicht.

Keine Ahnung, über die Datendichte gibt es ja noch kaum Informationen außer 20nm Prozess, aber der sagt ja auch wenig über die Größe der Zellen bzw. die Datendichte aus.

20nm für den 3D-NAND?

Und Samsung gibt für das V-NAND auch größere Strukturbreiten an als Intel. Da ist bei Samsung sicher noch einiges an Luft.

Hast du da genaue Daten? Bei Samsung sollns ja 40nm sein. Intel sagt durch die Blume auch 40nm, aber nichts konkretes.

Wobei man nicht vergessen sollte, dass auch jeder Fertigungsschritt Geld kostet und Milliarden für F&E ausgegeben wuurden.

Ja gut, wofür man jetzt das Geld ausgibt, ist ja egal. Hauptsache man erhält das möglichst beste Produkt.

Deswegen sehe ich Samsung bei den NANDs im Moment als führend an, aber in ihrer Selbstdarstellung sehen sich natürlich immer alle Hersteller als führend an

Das ist definitv so, heißt aber nicht, dass andere nicht schnell aufholen können. Wird auf jeden Fall vielleicht etwas spannender 2015. MVM-SSDs und 3d-NAND. Wobei man da wohl bis Ende 2015 warten muss bei den anderen Herstellern.

 

[Hallo32]

20nm für den 3D-NAND?

Ist nur ein Name für ein Prozess und sagt absolut gar nichts über die Größe des Gates aus.

 

[Holt]

Steig nicht ganz durch was du jetzt sagen willst. Wenn alles gleich ist, bis auf die Anzahl der Lagen, dann hat man die Kapazität pro Lage verringert, sonst nichts. Wo kommt denn da ne höhere Datendichte her?

Die Datendichte ergibt sich aus der Kapazität geteilt durch die Die-Fläche, baut man höher, also 32 statt 24 Layer, steigt also auch die Kapazität bei gleicher Grundfläche und damit die Datendichte, das ist doch logisch.

Aber ich habe was komplett anderes gelesen, u.a bei Anandtech:

                        Samsung 1st Gen V-NAND 	Samsung 2nd Gen V-NAND 	
Die Capacity      	128Gbit 	         86Gbit 	
Die Size 	        133mm2 	                ~95.4mm2

Wenn die Zahlen von Anand stimmen, die er ja nur aus einen Foto eines Dies (wer weiß was das wirklich für ein Wafer war?) auf einer Messe ermittelt hat, dann wäre das der Effekt des kleineren Diessize welcher das Verhältnis der Fläche der Zellen zur Gesamtfläche des Chip negativ beeinflusst, da man im Verhältnis zur Fläche der eigentlich Speicherzellen mehr Platz für die restliche Logik braucht und der Platz dafür ist kaum von der Kapazität abhängig.

Man sieht das an den Werten von Microns 20nm NAND, welches als 64Gigabit und als 128 Gigabit Chip verfügbar ist:



Das 128Gigabit 20nm NAND Die von Micron ist 202mm² groß, das mit 64 Gigabit aber 118mm². Lösen wir die Gleichungen:
x + y = 118mm² und 2x + y = 202mm² so kommen wir für x auf 84mm² (Fläche für 64Gigabit Daten) und y = 34mm² (Fläche der übrigen Logik).

Bei dem Samsung NAND müsste es ja ähnlich sein, die knapp 86Gigabit (es sind ja nicht ganz 86 sondern nur 85,3, aber die NANDs haben in Wirklichkeit alle mehr als an angegebenen Gigabit, da jede Page und jeder Block noch Extrakapazitäten aufweisen) wären nur 64Gigabit, wäre es nur 24 Layer. Damit wären die Gleichungen dann:
x + y = 95,4mm² und 2x + y = 133mm², X ist dann nur 37,6mm² (Grundfläche für 64 Gigabit) und y ist 57,8mm² für die Logik, die einmal aufwendiger sein könnte und zum anderen aufgrund des großen Fertigungsprozesses sehr groß ausfallen dürfte. Das hat in der Tat die Steigerung der Datendichte durch die Verwendung von 1/3 mehr Layern mehr als kompensiert und am Ende für eine geringere Datendichte bei der zweiten Generation gesorgt, weil dort eben eine kleinere Diesize gewählt wurde. Bei dem krassen Verhältnis dürfte aber Samsung bald auch V-NAND mit größeren Diesize bringen, denn auf den 133mm² ließen sich mit 32 Layern ja auch schon 170,7Gigabit realisieren und als TLC dann 256Gigabit.

Laut Chipworks soll das Die der zweiten Generation übrigens nur 85mm² groß sein und damit wäre dann die Datendichte auch leicht gegenüber dem der ersten Generation gestiegen:

The part described in the ISSCC paper [2] was an actual 128-Gb device, with a chip size of ~133 sq. mm. Our 86-Gb die has shrunk to ~85 sq.mm., slightly increasing the bit density from 0.96 to 0.99 Gb/sq.mm.

Machen wir die Rechnung damit noch mal, kommen wir auf 48 mm² als Grundfläche für 64 Gigabit mit 24 Layern bzw. 86Gbit mit 32 Layers und auf 37mm² für die Logik, was nur wenig mehr wäre als die Logik bei Micron 20nm NAND beansprucht.

Auf dem Bild des Dies welches Anandtech bei seinen Berechnungen zugrunde gelegt hat beansprucht die Logik etwa 35% der Diefläche, was aber zu keiner der Berechnungen passen würde. Damit müsste das ein anderer Chip gewesen sein, denn wenn man unterstellt das die Logik bei mehr Speicherzellen auch mehr Platz einnimmt, dann würde diese auf dem Chip einen noch größeren Anteil der Fläche belegen und weniger Logik bei mehr Zellen kann ja auch nicht sein.

20nm für den 3D-NAND?

Hast du da genaue Daten? Bei Samsung sollns ja 40nm sein. Intel sagt durch die Blume auch 40nm, aber nichts konkretes.

Stimmt, da habe ich wohl irgendwo was falsches gelesen, finde jetzt aber nicht wo das war. Vielleicht ging es da auch um die 2mm Dicke von der Intel auch spricht und das wurden irgendwie in 20nm verwandelt:

* 32 planar layers
* c4 billion interconnect pillars between the layers
* 256Gbit - 32GB - of capacity in a die using MLC (2 bits/cell) NAND
* 348Gbit - 48GB - using TLC (3 bits/cell) NAND

The process geometry was not revealed but is thought to be 3X - 39-30nm.
...
He said there could be 1TB, 2mm thick mobile device flash products using the technology as well

Ein 3d NANDs in einem 2xnm Prozess zu fertigen wäre im Anbetracht der Fläche die für die Zellen zur Verfügung steht sicher nicht das Problem, eher schon die Durchkontaktierung der Layer.

Das ist definitv so, heißt aber nicht, dass andere nicht schnell aufholen können. Wird auf jeden Fall vielleicht etwas spannender 2015.

Wie schnell die anderen Aufholen wird man sehen, es soll ja noch eine Weile dauern, bis die 3d NANDs von Intel dann auch in SSDs kommen und das wird sicher zuerst in Enterprise SSDs der Fall sein, aber 2015 verspricht spannend zu werden, da geben ich Dir recht.

 

[bensen]

Die Datendichte ergibt sich aus der Kapazität geteilt durch die Die-Fläche, baut man höher, also 32 statt 24 Layer, steigt also auch die Kapazität bei gleicher Grundfläche und damit die Datendichte, das ist doch logisch.

Das ist solange logisch, wie man nicht von vorneherein sagt die Dies wären außer der Layeranzahl identisch.
Dadurch war wie gesagt nicht ersichtlich worauf du hinaus willst.

Ansonsten kann ich mir auch gut vorstellen, dass Samsung erstmal piano gemacht hat und auf maximale Zuverlässigkeit gegangen ist. Konkurrenz ist eh noch nicht da, so dass man jetzt nicht zwingend größere Dies oder maximale Datendichte braucht.

Wird Samsung eigentlich den planaren NAND auch noch mal shrinken oder switchen die komplett auf 3D? Eventuell ist es momentan noch billiger planaren NAND zu shrinken und für irgendwelche Ramschprodukte ist die Qualität dann auch nicht so extrem wichtig. Und vielleicht hat man sich nicht komplett auf den 3D-NAND verlassen wollen. Kann ja immer was passieren. Andererseits haben die den Testballon Gen1 ja schon vor längerer Zeit gestartet. Da sollten die Fragezeichen schon schnell verebbt sein.

 

[Holt]

This week’s release reiterates Mr. Brennan’s statement about the chip’s greater density, saying: “Compared to Samsung’s 10 nanometer-class* 3-bit planar NAND flash, the new 3-bit V-NAND has more than doubled wafer productivity.” (That little asterisk by the words: “10 nanometer-class*” is Samsung’s way of telling you that it’s not really 10nm. This approach doesn’t work – the press usually gives the company credit for shipping more advanced technologies than Samsung actually produces.)

Damit dürfte die Richtung klar sein und es wohl günstiger sein komplett auf 3D NAND zu wechseln, denn sofern die zusätzlichen Prozessschritte nicht den Flächenvorteil auffressen, wäre es zu teuer kein 3D NAND zu nehmen. Anscheinend ist das ja nicht der Fall bzw. sind die Fabs offenbar in der Lage des zusätzlichen Schritte auszuführen ohne die Anzahl der Wafer signifikant reduzieren zu müssen. Dazu ist der Abstand zwischen den Zellen höher, es gibt also weniger Beeinflussungen die ja gerade bei 3bpc und 4bpc NANDs ein großes Problem sind.

 

[h00bi]

Samsung fertigt V-NAND ja absichtlich größer um bessere Endurance für seine Enterprise Produkte zu bekommen. Die 850 Pro ist vermutlich Resteverwertung der Enterprise NVMe SSD Produktion.
Da ist noch viel Potential vorhanden das ganze zu shrinken.

 

[Holt]

Die 850 Pro ist vermutlich Resteverwertung der Enterprise NVMe SSD Produktion.

Da die Enteprise SSDs bisher noch das V-NAND der ersten Generation mit 24 Layern verwenden und die 850 Pro das der zweiten Generation mit 32 Layern, fällt das eigentlich raus.

 

[Hallo32]

Jetzt müsste nur noch bekannt sein, welche Auswirkung die Anzahl der Layer auf das elektrische Verhalten des Dies hat.

 

[Holt]

Jeder Layer ist eine Lage Zellen, aber das sind ja sowieso ganz unterschiedliche Chips mit unterschiedlichen Größen und Kapazitäten.

 

[bensen]

@h00bi
Der 3D-NAND wird ja nicht mehr ausschließlich im Enterprisebereich vekauft. Ich denke schon, dass die den so klein wie möglich bekommen wollen. Die Haltbarkeit des planaren NANDs war ja auch kein großes Problem. Musste halt fleißig selektiert werden.

 

[Hallo32]

Das ist mir schon bekannt. Aber welche Auswirkung hat es, wenn wir die Anzahl der Schichten gegen unendlich laufen lassen.
(Annahme: Die Fertigung ist möglich.)

 

[Holt]

Das 3D NAND ist wie ein (Hoch-)haus: Je mehr Stockwerke (Layer) umso mehr Nutzfläche bekommt man auf dem Grundstück unter. Wie hoch zu bauen sich lohnt, hängt also vom Verhältnis der Baukosten zu den Kosten des Grundstücks ab und bei NAND scheint die Grundstückskosten (Diesize) im Vergleich zu den Kosten eines Stockwerks sehr hoch zu sein.