Du verwendest einen veralteten Browser. Es ist möglich, dass diese oder andere Websites nicht korrekt angezeigt werden. Du solltest ein Upgrade durchführen oder einen alternativen Browser verwenden.
NewsMaximale Flexibilität bei TSMC: Fünf N3-Fertigungsstufen, N5 gestapelt ab 2023
Drei Jahre Laufzeit zwischen neuen Nodes kompensiert TSMC mit neuen Zwischenstufen und mehr Flexibilität – schon auf Transistorebene. FinFlex nennt TSMC diesen Ansatz, bei dem Kunden in einer bestimmten Fertigungsstufe noch zwischen Fläche, Leistung und Energieaufnahme priorisieren können. Heraus kommen unzählige Möglichkeiten.
Wie sind die Größen eigentlich zu verstehen? Also ist 2nm wirklich 2/3 von 3nm? Weil das ist ja relativ schon ein extrem großer Schritt, größer als z.B. von 14nm zu 7nm.
Und wo ist das theoretische Limit? Irgendwann hat man doch kaum noch Atome für die verschiedenen Längen?
Nein, natürlich nicht. Und 3nm ist auch nicht ein Viertel von 12nm. Mittlerweile kann man die "nm" Angaben als reine Marketingangaben verstehen. Kleiner wirds, aber bei weitem nicht so viel wie die Angabe vermuten lässt.
Wenn TSMC jetzt sagt, dass N5 in 2023 für 3D reif ist, würde ich mal mit ZEN4 3D frühestens Mitte des Jahres rechnen oder? Prozessreife bis erstes Produkt ist doch immer so ein halbes Jahr, richtig?
TSMC ist bei diesen Angaben aber meist eher vorsichtig, es obliegt ja letztlich dem Kunden seine Produkte anzukündigen. Eventuell läuft ja in der neuen Packaging-Fab alles gleich perfekt und die können direkt Ende dieses Jahres loslegen, dann hast auch bis April schon kleinere Volumina. Eher wird es eh nicht, binnen eines halben Jahres nach dem regulären Zen-4-Launch wäre eh total früh dran auf Seiten von AMD.
Nein, natürlich nicht. Und 3nm ist auch nicht ein Viertel von 12nm. Mittlerweile kann man die "nm" Angaben als reine Marketingangaben verstehen. Kleiner wirds, aber bei weitem nicht so viel wie die Angabe vermuten lässt.
Für reine Logikzellen ist man gar nicht so weit weg.
Da erreicht man doch meist fast die Flächenhalbierung pro gate. Die Mindestabstände laut design rules skallieren bei Kurzkanaltransistoren leider nicht 1 zu 1 mit. Daher sind selbst bei Logik die Dichten meist "nur" etwa 75-80% höher bei einem node Schritt.
Siehe dafür auch die Messungen der ITRS für die unterschiedlichen node Klassen.
Das ganze Konzept hinter den node class Angaben ist es auch schon im Vorfeld bei der ITRS zumindest halbwegs brauchbare angaben zu kommenden Produkten und zur Vergleichbarkeit zu finden. Das richtet sich primär an Entwickler.
Obacht sollte man dabei geben, dass Marketingname und node class nicht immer übereinstimmen.
Die 12nm nodes sind 16nm node class.
Nicht nur bei TSMCs N12 Prozess. Intel hat den 10nm Prozess ja kürzlich erst zu Intel 7 umbenannt und aus dem 7nm Äquivalent wird wohl Intel 4 werden?
Letztendlich ists für den Kunden aber auch egal, den ob die Cpu nun in TSMC N7, N5 oder Intel 7 gefertigt wird ist Wurst, solange die Rechenleistung und der Verbrauch am Ende passen.
Es kommt drauf an wonach man sich richtet. Nimmt man die Dichte als Vergleich, hat Intel die Bezeichnungen schlichtweg an TSMC angeglichen. Die Zahlen lassen sich sowieso schon seit Jahren an keinem der Prozesse so wieder finden.
Vor Jahren hatten die Zahlen noch einen tatsächlichen Bezug zu den Strukturen auf den Chips. Irgendwann fing man dann schlichtweg an, mit jedem Step die Zahlen kleiner zu machen, ohne das die Strukturen mit den Zahlen mithalten konnten.
Schon interessant. Aber auch TSMC braucht dann jetzt 3 Jahre von einem großen Node zum nächsten.
Könnte mir gut vorstellen, dass AMD in Zukunft immer eine neue Zen Generation veröffentlicht und nach ca. 9-12 Monaten dann die 3D Generation dazu. Aktuell ist AMD ja bei 24 Monaten pro neue CPU Generation angekommen.
So könnte man dann jährliche Upgrades durch das 3D Stacking bringen.
Könnte mir aber auch gut vorstellen, dass das irgendwann zum Stanard wird und die CPUs immer gestacktend L3-Cache haben. So könnte man z.B. ab den 8 Kernern das zum Standard machen und die günstigeren CPUs haben dann keinen gestackten Cache.
Auch für ARM ist das toll, denn Big-Little bekommt so noch jeweils seine optimierten Transistoren.
Aber auch die GPU-Einheiten dürften dann reichlicher, aber in low power und etwa gesenkten Takt kommen.
Bei AMD könnte das die Gespanne Zen5 / Zen5c etwa forcieren.
wundert sich wirklich irgendjemand ernsthaft? tsmc pumpt in den kommenden paar jahren 120mrd dollar in die neuen fertigungen und anlagen...da sehen die investitionen in europa oder den usa geradezu lächerlich dagegen aus...
@cypeak
Das war ab zu sehen. Ich meine es ist bekannt, dann mir fortschritt in der Fertigung immer mehr Kohle benötigt wird.. Mir sagte ein Ingenieur aus dem Fraunhofer scherzhaft, sogar Exponentiell zum Process steigt der Investment.
Wir brauchen aber zB in Europa und den USA keinen State of the Art Note, wenn am Ende N7 zB reichen würde für 90% der Produkte.. Glofo fertigt aus dem Grund ja in FDX22 und FDX14 und auch Intel wird in Magdeburg wohl kaum direkt N4 machen.
Wie sind die Größen eigentlich zu verstehen? Also ist 2nm wirklich 2/3 von 3nm? Weil das ist ja relativ schon ein extrem großer Schritt, größer als z.B. von 14nm zu 7nm.
Und wo ist das theoretische Limit? Irgendwann hat man doch kaum noch Atome für die verschiedenen Längen?
14 zu 7 sind 50% Ersparnis also mehr als 33% Ersparnis von 3 zu 2. Die Schritte von 14 zu 7 wären also in der Theorie größer. Es gab aber auch noch Zwischenschritte.
Und das was du vielleicht suchst. Dazu gibt es verschiedene Messgrößen, einer ist der Gate Pitch. Der wesentlich größer als 3nm ist.
Ergänzung ()
Habe schon lange mal angeregt, @Volker: Bitte mal eine Tabelle mit den wahren Größen zusammenzustellen zur Übersicht auch der Prozesse, von Intel, Samsung, Tsmc, GloFo etc.
Was mich wundert, wieso ist Samsung größter Kunde von Asml und nicht Tsmc
@Volker versteh ich das richtig dass durch Finflex verschiedene Transistorarten innerhalb eines Dies verwendet werden können?
Also zb 3-2 Fins für die CPU Kerne für maximale Frequenz und 2-1 Fins für den L3 Cache für Effizienz und Platzersparnis?
