News Micron liefert Hybrid Memory Cube mit 160 GB/s aus

[MichaG]

Zwar gab es bereits vor zwei Jahren einen ersten Prototypen des Hybrid Memory Cube (HMC) zu sehen, doch erst jetzt werden Muster des neuartigen DRAM-Speichers ausgeliefert, wie Hersteller Micron verkündet. Der „Speicherwürfel“ soll enorme Datentransferraten von 160 GByte/s ermöglichen.

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[-Sapphire-]

Schaut je echt riesig aus der Cube.
Sind bestimmt empfindlich in der Verarbeitung.

 

[jango72]

das ding als Vram

 

[flappes]

das ding als Vram

GDDR5 hat auch 160 GByte/s, wäre halt nur interessant ob im Vergleich Strom gespart wird.

Edit: meinte natürlich GByte.

 

[xAnimAx]

Ist echt ne Kampfzahl, sicherlich interessant zu sehen wie sich das ganze noch so entwickelt, könnte ja evtl noch etwas steigen bis es dann tatsächlich landet.

GDDR5 hat auch 160GBit/s, wäre halt nur interessant ob im Vergleich Strom gespart wird.

Im Artikel steht aber was von 160GByte/s.

 

[Puscha]

Die PS4 kommt mit GDDR5 auf 176 GByte/s.

 

[Vitec]

Für APU`s wird das nen wahnsinns push nach vorne wäre ja derzeit auf dem niveau einer 7870.
Natürlich wird in 2-5 Jahren die Bandbreite dann wohl nur dem low End entsprechen, aber um alle Grafikakrten darunter abzulösen wird es locker reichen.

 

[pmkrefeld]

Hä? Das war jetzt für mich etwas schwammig formuliert. Wie kommt ihr auf die Zahlen? Ich meine die Bandbreite ergibt sich ja aus Busbreite*Frequenz, soweit ich weiss wird Systemspeicher immer noch mit 64bit angebunden (oder nicht?), GPUs dagegen werden schon längst mit 256Bit angebunden oder gar mehr, daher wohl ein Großteil des Unterschiedes.

Sprechen wir jetzt also von einem 4GB Cube-DRAM Riegel der mit 64Bit angebunden ist und dennoch 160BG/s bringt oder wie?

 

[Krik]

Die Bandbreite ist nicht angegeben (auch bei dem verlinkten Prototyp steht nichts). 64 Bit Breite ist wahrscheinlich, es könnte aber auch anders sein.

Die Frage ist aber eher, welche Recheneinheit mit diesem Durchsatz klarkommt. Highend-CPUs schaffen kaum 1/3 davon. Server-CPUs traue ich mehr zu, aber auch nur in speziellen Fällen (zB Multiprozessorsystem mit mehren Bussen).
Nur GPUs könnten etwas damit effektiv was anfangen.

 

[Straputsky]

Frage ich mich auch. Vergleiche ich so einen Würfel nun mit einem einzelnen Chip einer Grafikkarte oder doch nicht? Ein einzelner GDDR5 Chip schafft rund 24GByte/s - da wäre dies schon eine echte Hausnummer. Wie kommt dieser Wert also zustande?

 

[Bl4cke4gle]

Muss ich auch zustimmen, es wäre interessant, für welchen Bus die Daten zur Verfühgung gestellt werden müssen. Vllt ist das auch die maximale Geschwindigkeit, mit welcher aus dem Speicher gelesen werden kann, egal welcher Bus dran hängt?

 

[haha]

Vielleicht ist das ja Pop, also Package-on-Package und der Bus ist sooooooooooooooo breit
Da gäbe es jedenfalls keine großartigen Probleme mit der Leitungslänge mehr und man könnte dadurch hohe Takte fahren.

Ergänzung (25. September 2013)

Hmm, aber im Grunde genommen, ist bisher nur viel Marketing-Sprech zu finden, womit die Technologie hochgelobt wird.

Hab nochmal bei Golem geschaut, wo es Promovideo gibt. Dort wird nichts von PoP gesagt, eher was von near- und far CPU.
Aber in einer älteren CB News ist eine Folie, wo von differentiellen Leitungen zur CPU gesprochen wird.
Da ist es kein Wunder, dass HMC weniger verbraucht, gerade bei DDR-RAM wird schon ziemlich viel für die Terminierung verbraucht.
Da man differentielle Leitungen verwendet, könnte es sein, dass man auf Transferraten oberhalb von 10GBit/s pro Leitungspaar setzt.

 

[anonymous_user]

So langsam blick ich glaub ich durch

Der HMC ist ja ein Block aus bspw. den 4 Lagen. Diese 4 Lagen sind ja per TSV miteinander Verbunden. Diese 4 Layer sind wiederum getrennt in einzelne Partitons und deren Vault Logic (bei 4 Lagen= 4 Partitons+ Vault Logic = 1x Vault). Die Vaults (bzw. Vault Logics) werden wiederum an den Crossbar Switch gebunden der den I/O teil übernimmt. An dem Switch kommen dann die Links.

Und ab da fängt dann bei mir das Raten an...

Kommen die 160 GByte/s dadurch zustande das evtl. ein Link pro Lane 10Gbit/s Leistet, dieser aus 16 Lanes besteht mit 4 Links?

Rechnung: 16*10*4=1280Gbit/s (16Lanes*Lane Speed*Links=Gesamt Durchsatz)
1280Gbit/s / 8 =160GByte/s (Gesamt Durchsatz in Gbit/s / 8 für Umrechnung in GByte/s)


Wer mal zumindest zu HMC 1.0 sehr viele Infos möchte, ein sehr Ausführliches Dokument:
HMC_Specification 1_0.pdf


Edit:
Liege mit meiner Vermutung wohl richtig wenn ich das Dokument und Englische Wiki zur Hilfe nehme:

According to it, HMC uses 16-lane or 8-lane (half size) full-duplex differential serial links, with each lane having 10, 12.5 or 15 Gbit/s SerDes.

Typical raw bandwidth of single 16-lane link with 10 Gbit/s signalling is 40 GB/s (20 GB/s transmit and 20 GB/s receive); cubes with 4 and 8 links are planned.

Hybrid Memory Cube Wiki EN

 

[R4yd3N]

Steht doch eh alles auf der ersten Seite:

HMC Interface Features
• 10 Gbps, 12.5 Gbps, or 15 Gbps SerDes I/O interface
• Multiple 16-lane, full-duplex serialized links
– Half-width link (8-lane) configuration also supported

Der Datendurchsatz ist doch gar nicht das interessante an der Geschichte. Viel eher die Platzersparnis.
Bis der Cube Serienreif ist, haben wir wohl überall ähnliche Werte, zumindestens im High-End/Serverbereich.

Aber der Unterschied ist dann, ob ich auf dem PCB 8, 16 oder gar 128 Lanes ziehen muss um auf die Bandbreite zu
kommen.Oder aber noch viel, viel besser. Die Technologie wird lizensiert. TSV all the way, von
Single Core ARM bis zur 16 Kern Server CPU.

Edith: Ich sehs auch grade... MULTIPLE 16-lane links. Platzersparnis ade.

 

[jango72]

GDDR5 hat auch 160 GByte/s, wäre halt nur interessant ob im Vergleich Strom gespart wird.

Edit: meinte natürlich GByte.

ja, aber whh. nicht bei 64bit anbindung

 

[anonymous_user]

Das Problem ist aber, das bei GDDR5 dafür 256Bit Interface nötig sind, und die Latenz von HMC wohl richtig gut sein soll, was ja bei GDDR5 nicht der Fall ist.

 

[Smagjus]

Schade, ich dachte zuerst es ginge um nicht flüchtigen Speicher, denn von schnellerem RAM profitieren ja die wenigsten Konsumenten.

 

[haha]

Also auf der Intel-Seite zu HMC stand, dass die Latenz nicht besser sein soll.
Nur die Bandbreite und die Leistungsaufnahme sollen besser, als bei normalem DRAM sein.

Die Lagen scheinen eher eine untergeordnete Rolle zu haben. Wichtiger scheint die Aufteilung in Flächenabschnitte, die übereinander liegen. Das macht durchaus Sinn, da so die Leitungslängen minimal und möglicherweise nahezu gleichlang sind.

Es wird sich von der Technologie her noch um simplen DRAM handeln.

 

[anonymous_user]

Also soweit ich weiß sollen gerade für Netzwerkprodukte HMC Module mit geringer Latenz zur Verfügung stehen. Die werden halt auf das jeweilige Einsatzgebiet getrimmt.

Aber das mit DRAM stimmt, auf der Englischen Wiki Seite steht auch das DRAm Zellen genutzt werden für HMC.

Der Datendurchsatz ist doch gar nicht das interessante an der Geschichte. Viel eher die Platzersparnis.
Bis der Cube Serienreif ist, haben wir wohl überall ähnliche Werte, zumindestens im High-End/Serverbereich.

Nie im Leben. DDR4 was erst nächstes Jahr kommt schafft Maximal 25,6 GByte/s. Das ist dann aber schon DDR4-3200, der am anfang noch garnicht Verfügbar sein wird. Ein DDR nachfolger mit wesentlich höheren Leistungen wird es dann wenn man extrem optimistisch denkt frühestens 2015 geben.
HMC geht aber nächstes Jahr in Massenproduktion und es gibt jetzt schon Spezifikationen zu 320GByte/s Modulen.
Ich glaub beim besten willen nicht daran das DDR speicher innerhalb der nächsten 3 Jahre 10 mal so schnell wird.

Schade, ich dachte zuerst es ginge um nicht flüchtigen Speicher, denn von schnellerem RAM profitieren ja die wenigsten Konsumenten.

Von schnellerem nicht flüchtigen Speicher würde man gar nicht Profitieren. Dafür ist der SATA Standard zu langsam. Schneller wird es erst wieder mit SATA Express.

 

[Dragon45]

Von schnellerem nicht flüchtigen Speicher würde man gar nicht Profitieren. Dafür ist der SATA Standard zu langsam. Schneller wird es erst wieder mit SATA Express.

und dann mit PCI nur müssen dann die Lanes stimmen. also 16x

selbst wenn die CPU nur einen Contoller hat der 64bit kann, wiso können die nicht in den 3-5Jahren die zur Consumer Marktreife angedacht sind, nicht auch weiter forschen & Entwickeln. vll. einen 128bit Controller oder mehrere Controller pro Channel oder Quad Channel für Midrange.... etc etc pp.
So viele Möglichkeiten und bis dahin ist noch viel Zeit!

EDIT
bei Notebooks ist alles was zählt der Energieverbrauch! Alles? Nein auch eine IGPU würde stark davon profitieren. zumal diese in kommenden Jahren nochmals enorm an Leistung zulegen sollen.