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Update:
Gestern lief eine 6600cl30 Konfiguration für 2h mit 1usmus v3 durch. eine weitere liefen über 1h.
Über Nacht habe ich den PC vom Strom genommen und nun sind nicht einmal mehr 3 Minuten drin gewesen.
Mit veränderten Spannungen, Widerständen, RTT und/oder reduzierten Timings kam ich auf maximal 1,33h.
Damit werfe ich das Handtuch. In den nächsten Tagen bekomme ich ein M-Die Kit von G.Skill. Mit Single Ranked sind hoffentlich 6600 ohne GDM drin
Der IMC innerhalb der CPU ist definitiv gut... so brauche ich für UCLK 3000 lediglich 1.03vSOC, dual ranked wohlbemerkt. Dennoch sollte man etwas mehr Spannung geben, da es auch Abhängigkeiten zwischen VSOC, VDDP und VDDG gibt.
Natürlich könnte ich mich auch einfach hiermit zufrieden geben :
Das sind saubere Timings, wo sämtliche Regeln beachtet wurden. Der Veii-Tweak lies sich ebenfalls umsetzen:
Gestern lief eine 6600cl30 Konfiguration für 2h mit 1usmus v3 durch. eine weitere liefen über 1h.
Über Nacht habe ich den PC vom Strom genommen und nun sind nicht einmal mehr 3 Minuten drin gewesen.
Mit veränderten Spannungen, Widerständen, RTT und/oder reduzierten Timings kam ich auf maximal 1,33h.
Damit werfe ich das Handtuch. In den nächsten Tagen bekomme ich ein M-Die Kit von G.Skill. Mit Single Ranked sind hoffentlich 6600 ohne GDM drin
Der IMC innerhalb der CPU ist definitiv gut... so brauche ich für UCLK 3000 lediglich 1.03vSOC, dual ranked wohlbemerkt. Dennoch sollte man etwas mehr Spannung geben, da es auch Abhängigkeiten zwischen VSOC, VDDP und VDDG gibt.
Natürlich könnte ich mich auch einfach hiermit zufrieden geben :
Das sind saubere Timings, wo sämtliche Regeln beachtet wurden. Der Veii-Tweak lies sich ebenfalls umsetzen:
Achtung: Dies ist eine dual ranked Konfiguration, bei single ranked sehen paar Werte etwas anders aus."Thanks to this I have found a "small" exploit of my own.
DDR4 & DDR5 can execute within 2 writes per read.
Actually a little more, but they can do 2.
As an example:
RRDS 8
RRDL 12
WTRS 4
WTRL 24
RDRDSCL = (CCDL) 12-(RdBurstChop) 8+(OdtEnDly) 1 = 5
That is,
If CCDLWR is used and WTRL would be exactly double of RRDL (normal)
If the SC_Longs are also correct (the minimums) and RTP is not too low.
Then the loop ends at exactly the right time to run WTRS at half clock.
If not, a delay somewhere between reads would be too slow or too short.
tWR & tRTP as main variables."
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