News SK Hynix: 3D DRAM soll Kosten der EUV-Fertigung halbieren

[ETI1120]

Ich bin ein Technikfreak, der sich zu viel Zeit zum lesen nimmt.

Der von Dir verlinkte Artikel besagt ja, dass bereits auf der Compudex CUDIMMs zu sehen waren, also wird sich da wohl was tun. Die Frage ist wie kompatibel die Module tatsächlich sind. Falls es mit den bestehenden Boards tatsächlich keine Probleme gibt, sehe ich keine Gründe warum CUDIMMs nicht auf den Markt kommen sollten.

 

[lynx007]

Sind die EUV Maschinen auch wieder von ASML?

Es gibt da praktisch nur ASML. Und scheinbar nur noch Canon die daran zumidnest forschen. die sollen sich aber noch im Prototyp Status befinden.


Nur zur einordnung wie lange das bei ASML vom Prototypen, bis zum fertigen Produkt gedauert hat.

 

[ETI1120]

Es gibt da praktisch nur ASML. Und scheinbar nur noch Canon die daran zumidnest forschen. die sollen sich aber noch im Prototyp Status befinden.

AFAIU forscht CANON an einer Alternative zu EUV, nämlich Nanoimprint.

Mit Nanoimprint sollen die Materialien ähnlich wie beim Tintenstrahldrucker direkt an der Stelle aufgetragen werden, wo sie benötigt werden. Damit wäre für diese Schichten keine EUV-Belichtung erforderlich.

https://www.canon.de/view/nanoimprint-lithography/

 

[C4rp3di3m]

Mit 64GB komm ich gut hin, das Problem ist eher dass die Riegel sehr teuer geworden sind bei großen Modulen. 128GB und 256GB Riegel gibt es nur wenige Anbieter und diese dazu unverschämt überteuert.

 

[lynx007]

@ETI1120

Ja, die betonung liegt auf "soll". Wen wir Glück, hben schon "morgen"! Aber wohl unwahrscheinlich. Aber hoffentlich keine 20 Jahre wie bei ASML. ^^

 

[ETI1120]

@ETI1120

Ja, die betonung liegt auf "soll".

Ich bin extrem skeptisch.

Es sollte ja mit demselben Prinzip eine billige Fertigung von OLED-Panels etabliert werden. Aber die Anlagen von CANON Tokki basieren immer noch auf VDP.

 

[drunkeNNN]

Die Skalierung ist praktisch am Ende, deshalb muss sich auch bei der Wellenlänge die bei der Lithographie eingesetzt wird, nicht mehr viel ändern

Naja. Wenn man die IEEE-Roadmaps der letzten zwanzig Jahre anschaut war die Litho-Skalierung immer 5 bis 8 Jahre später am Ende und lief flach aus.
Als man ArF am laufen hatte wusste man auch nicht weiter nachdem 157nm an Doppelbrechung gescheitert war. Weil EUVL nicht online ging gings 2005 gings weiter mit ArFI, multipatterning und Soure-Mask-Optimization. Heute fiegt EUVL-LowNA und man zweifelt halt an HighNA. In zwei Jahren fliegt HighNA. Danach wird man eher nochmal die NA hochtreiben. Schon allein dafür sind allerdings noch Barrieren einzureißen: Polarisierte Quelle, Prozessfenster Fokus, Abschattung @ Maske. Für 6.5nm sind die Anforderungen an Streulicht, Coating, Quelleffizienz und der Umstellung auf eine neue Plattform aktuell Investitionsbarriere.

Die Physik steht generell allerdings ziemlich günstig. Jeder Faktor 2 mehr an lateraler Auflösung liefert viermal mehr Transistoren pro Zeit. Im Transistorvolumen gibts noch grob einen Faktor 250-1000 zu holen bevor die Quantenmechanik endgültig zuschlägt.

Die Kunst ist weniger die Physik sondern eher die Komplexität in den Firmen zu managen.. Bei der Anzahl an Subsystemen, Durchlaufzeiten bei Zulieferern, Teamgrößen, Servicebarkeit etc. wirds gewaltig Innoviation brauchen in den nächsten 20 Jahren.

AFAIU forscht CANON an einer Alternative zu EUV, nämlich Nanoimprint.

Mit Nanoimprint sollen die Materialien ähnlich wie beim Tintenstrahldrucker direkt an der Stelle aufgetragen werden, wo sie benötigt werden. Damit wäre für diese Schichten keine EUV-Belichtung erforderlich.

https://www.canon.de/view/nanoimprint-lithography/

Die magische Schwelle liegt bei grob 10 Terrabit pro Sekunde fehlerfrei in 400mm² großen Blöcke pro 300 Mio Euro Invest. Das ist grob die Performance der EUV Scanner von ASML. Wenns nur für 10Gigabit reicht darf die Maschine nur noch 300.000 $ kosten. Wenn sie keinen Strom braucht vllt. 600.000€. Dafür bekommt man allerdings nicht mal die Interferometer auf dem Weltmarkt. Für BEOL vielleicht. Leading-Edge? Man probierts seit 50 Jahren. Der Grund, warum optische Litho die Gesamtkomplexität stärker reduziert ist der, dass man hat die meiste Komplexität nur einmal bewältigen muss - dann wenn der Scanner gebaut wird. Der Rest ist in weiten Teilen Photonenstatistik. Bei Contact-Printing muss man die Fehlerfreiheit der Informationsübertragung für jedes Bit beim mechanischen Kontakt sicherstellen. Das wird bei 10 Terrabit/s eklig. Dass es geht muss nicht die Homepage von Cannon zeigen sondern der Markt. Dort ist die Tendenz eher, dass die Kosten für die bestehenden Systeme noch weiter runtergehen.

 

[ETI1120]

Naja. Wenn man die IEEE-Roadmaps der letzten zwanzig Jahre anschaut war die Litho-Skalierung immer 5 bis 8 Jahre später am Ende und lief flach aus.

Das Steigern der Transistordichte geht weiter. Es ist klar wie es die nächsten 10 Jahre weiter geht. Und auch danach wird es weitergehen.

Aber die Skalierung über feinere Strukturen wird nicht mehr der Treiber sein. Bestenfalls ein bisschen was beitragen.

TSMC wird für N3 N2 und A16 praktisch nichts am Pitch der feinsten Metallisierungsebene ändern. Und trotzdem die Dichte steigern. Erst für A14 steht wohl wieder eine Verfeinerung an.

Die Physik steht generell allerdings ziemlich günstig.

Die Physik ist inzwischen generell ziemlich ungünstig. Das Halbieren hat eine Grenze. Die Materie besteht aus Atomen. Und schon lange bevor man bei einzelnen Atom angelangt ist macht sich das bemerkbar.

Dabei ist die Logikzelle ein sehr glücklicher Fall. Viele andere Technologien skalieren schon längere Zeit nicht mehr.

Und damit sind wir zurück zum Thema der News: Es wird überlegt die DRAM Zelle zu stapeln weil absehbar ist, dass sie nicht mehr weiter skaliert werden kann.

 

[drunkeNNN]

Aber die Skalierung über feinere Strukturen wird nicht mehr der Treiber sein. Bestenfalls ein bisschen was beitragen.

Das war schon immer so. Litho-Shrink liefert seit 30 Jahren grob als Hausnummer die Hälfte der neuen Performance.

Die Materie besteht aus Atomen. Und schon lange bevor man bei einzelnen Atom angelangt ist macht sich das bemerkbar.

Dann gilt es, die neuen Effekte auf den Längenskalen zu nutzen wenn sie zugänglich werden. Die Architekturen für RAM und Logik werden anders aussehen als heute, Winner takes it all.

Dabei ist die Logikzelle ein sehr glücklicher Fall. Viele andere Technologien skalieren schon längere Zeit nicht mehr.

Auch die Logikzelle hat mal nicht mehr skaliert. Dann kam strained silicon, high k, finFET und jetzt braucht man backside power mit GAA.

Die Stapelei erhöht mittelfristig die Komplexität in der Produktion und skaliert deswegen langfristig schlechter als shrink. Bei RAM will man mit Perovskiten als Dielektrikum mit k=50-100 auf 20nm half pitch runter von aktuell 35nm. Flash braucht grundsätzlich neue Architekturen für neue Skalierung. An Optionen (allesamt nicht ladungsträgerbasiert) liegen in der Grundlagenforschung einige auf dem Tisch. FeRAM, MRAM, ReRAM...

 

[ETI1120]

Die Stapelei erhöht mittelfristig die Komplexität in der Produktion und skaliert deswegen langfristig schlechter als shrink.

Das musst Du dringend Samsung, Kioxia, SK Hynix und Micron erklären, bevor sie mit 3DNAND noch weiter machen.

Und wie Du dieser News entnehmen kannst, will SK Hynix diesen Weg auch bei DRAM beschreiten.

Könnte es sein, dass es mit der weiteren Skalierung dieser Zellen grundlegende Probleme gibt?

Bei RAM will man mit Perovskiten als Dielektrikum mit k=50-100 auf 20nm half pitch runter von aktuell 35nm.

Ich habe davon gehört, dass man einiges an neuen Materialien ausprobiert, darunter auch Ferroelektrische Materialien auf Hafnium Basis.

Aber wie lange werden sie brauchen um von 35 nm auf 20 nm runter zu kommen? Was übrigens nicht mal Faktor zwei ist.

Flash braucht grundsätzlich neue Architekturen für neue Skalierung.

MRAM und ReRam sind dabei NOR zu ersetzen.

NAND wird seit fast 10 Jahren gestapelt und ist je bit mit großem Anstand der billigste Halbeiterspeicher. Es wird schwer sehr NAND durch eine andere Speicherzelle zu ersetzen.

An Optionen (allesamt nicht ladungsträgerbasiert) liegen in der Grundlagenforschung einige auf dem Tisch. FeRAM, MRAM, ReRAM...

FeRAM, MRAM und ReRAM sind, schon lange der Grundlagenforschung entsprungen:

Da Micron wohl durch die Forschungen als Kondensatormaterial mit Hafnium Oxiden vertraut war, haben sie auch einen FeRAM-Chip mit Hafnium Oxiden gebastelt. Dabei haben sie mit einem uralten 48 nm Prozess einen 4 GByte Chip hergestellt. Aber Micron traut sich wohl nicht in die Massenfertigung einzusteigen.

MRAM tummelt sich seit Jahren in Nischen.

Es wird dringend Ersatz für NOR als Embedded Non Volatile Memory benötigt. Hier qualifizieren die Foundries sowohl ReRAM als auch MRAM für immer kleinere Nodes. Es wird interessant sein wie schnell sie bei den modernen Nodes ankommen, ob sie tatsächlich die Timings von SRAM erreichen und ob sich eine der beiden Technologien klar durchsetzt.

FeRAM steht der Weg über Embedded Memory nicht offen.