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NewsSnowy Owl: AMDs 16-Kern-CPUs im BGA-Format kurz vor dem Start
Neue Listungen von AMDs Schnee-Eule bei dem USB Implementers Forum und die Ankündigung von AMD, dass der Chief Technology Officer Mark Papermaster auf der Embedded World Ende Februar in Nürnberg vor Ort sein wird, mehren die Gerüchte über den bevorstehenden Start von AMD-High-End-Lösungen für den Embedded-Markt.
Xeon-D bekommt Konkurrenz.
Ist schon irgendwas übers Package bekannt? Ich schätze das wird etwas größer als beim Xeon-D, der IO-Bereich ist doch schon fetter.
Jo, also ich mein auf die Fläche eines A4, vielleicht auch A5 Blattes würde des schon gut gehen. Könnte man ne feine Box aus Metal machen, kompatibel zur VESA Halterung, und dann hinter Monitor oder TV klatschen, und hät ne tolle Basis für viele verschiedene Projekte.
Ich mein, wenn ich mir die Rechenleistung so vorstelle, und mal mit meinem HTPC vergleiche (I7 2600/GTX660), dann könnte der den Job genauso gut machen.
Aber auch als nicht so tiefer 19" 1U Server, eben vielleicht nur 30cm tief, im Entry Level Sektor sicherlich auch verdammt hübsch.
Wenn auch den Marktstart am 12. Februar von RyZen CPUs mit Anbindung an Vega-Grafik betreffend (damit quasi APUs), könnte der nachfolgende PC Perspective Podcast (ab 00:46:30) vielleicht den ein oder anderen hier interessieren, viel Spaß :
... und ja, ich wünschte es gäbe ein ähnliches (deutschsprachiges) regelmäßiges/wöchentliches Podcast/Video-Format mit Mitgliedern der ComputerBase Redaktion (zumal das sicherlich auch in mehr Zuschauern/Lesern, Clicks und (Werbe-)Einnahmen münden dürfte), aber natürlich nicht meine Entscheidung, sondern nur so als Anregung gedacht .
Ja, das mit den Strukturgrößen ist eigentlich völlig egal. Wo man den bei GF steht, lässt sich auch sehr schwer vergleichen. Denn erstens hat keine der Foundries/Chiphersteller wahre Größen bei den Angaben und dann unterscheiden sich die Prozesse von sich aus auch noch. Beispiel ist da der Vergleich von 14nm Low Power Plus gegen 12nm Leading Performance, an sich ändern sich die Größen der Transistoren ja nicht, jedoch ist bei 12nm die Packdichte erhöht worden, wodurch weniger Diefläche bei gleicher Transistorzahl benötigt wird. Dazu ist der Anwendungszweck selbst unterschiedlich, LPP ist eher für Mobilanwendungen gedacht gewesen und bietet gute Effizienz bei moderaten Taktraten, LP ist dagegen für Leistung, sollte dann bessere Taktungen ermöglichen.
Für die Anwendung ist es nur wichtig, was am Ende raus kommt. Ob kleinerer oder größerer Die, Transistorzahl oder Prozess/Strukturgröße dürften den Anwender sicherlich nicht wirklich kümmern, wenn die passende Leistung mit passender Leistungsaufnahme und passenden Preis raus kommt.
BTT:
Ob bei der Veranstaltung auch eine Bestätigung oder ein Dementi für das Gerücht um eine große Embedded-APU mit bis zu 8-Kernen und größeren Grafikteil kommt? Eventuell auch als MCM? Da könnte man dann ja den Zeppelin-Die oder dessen Nachfolger in 12nm LP zusammen mit einem Vega-Chip (wird ja unter anderen für Intel produziert) plus HBM vereinen.
Ganz unsinnig finde ich das nicht, und könnte auch gut außerhalb des Embedded-Marktes Abnehmer finden, Konkurrenz zu den Kaby-Lake-G beispielsweise.
Da könnte man dann ja den Zeppelin-Die oder dessen Nachfolger in 12nm LP zusammen mit einem Vega-Chip (wird ja unter anderen für Intel produziert) plus HBM vereinen.
Ganz unsinnig finde ich das nicht, und könnte auch gut außerhalb des Embedded-Marktes Abnehmer finden, Konkurrenz zu den Coffee-Lake-H beispielsweise.
Naja fürs mobile Segment wäre ein 8 Kerner + dicke GPU vielleicht doch etwas zu viel des guten. Und der Markt ist auch relativ klein. ich denke das ist für AMD doch etwas früh. Ich denke die Konzentrieren sich doch eher auf größere Märkte.
Vor allem wäre es ewtas unsinnig gewesen Intel bei KabyLake-G zu beliefern, wenn man genau das gleiche Segment beackern will.
Intel NUC oder wenn es sein muss auch microATX. Etwas größer als ein PI wäre auch klasse, dann aber halt mit Fest verlötetem RAM, sonst tun es SO-DIMMs sicher auch.
Was ich nicht verstehe ist, wo die ganzen 10GbE Ports und "up to 16 SATA or NVMe" bei den Zeppelin Dies herkommen bzw. warum sie sonst weder bei AM4 noch TR oder EPYIC verwendet werden. Oder sind die ganzen 10GbE Ports und NVMe (was ein SW Protokoll für PCIe SSDs ist und daher ist es Schwachsinn diese bei den HW Features zu nennen) dann nur eine Art "Serviervorschlag" für die Nutzung der PCIe Lanes?.
@Holt
Es steht ja, dass sie die Anzahl der PCIe-Lanes mitbringen nicht die NIC selbst. Ob die dann über Karten oder über Chips auf den Boards gelöst werden, bleibt dann den Boars-/Systemherstellern überlassen.
Zeppelin bringt sie ja nicht mit.
Für Embedded kann man so etwas aus Marketinggründen da schön aufführen, damit der Kunde sieht, was damit möglich ist (obwohl erst einmal die Hardwarehersteller der Kunde sind und die schon wissen sollten, was mit den Lanes möglich ist)
Beziehungsweise soll Snowy OWL mehr SoC - Charakter haben, vielleicht befindet sich auch mehr als nur die beiden Zeppelin-Dice im Package. Das Package selbst ist ja wohl auch ein anderes, als die von AM4 und TR4, so wie ich es verstanden habe.
Ich denke letzteres ist der Fall, also quasi eine Art gebotene Speziallösung eben für den Bereich Netzwerke/Kommunikation, die für andere Bereiche ansonsten wenig bis keine Relevanz hat.
Zudem soll je nach Nutzung der Lanes bis zu acht Mal 10Gb-Ethernet geboten werden, womit sich die SoCs für den Bereich Netzwerke und Kommunikation anbieten.
Am 27. Februar also dann noch die (detaillierte) Präsentation durch AMDs "Papiermeister", nebenbei noch der Marktstart einer Reihe neuer Coffee Lake CPUs von Intel, bspw. i3-8300 und i5-8500 (am 14. Februar), sowie die dann am 12. Januar vorher von oben erwähnten, RyZen-Vega-APUs, der Februar wird wohl ein sehr heißer Launch-Monat werden in diesem Jahr .
Eben, wie es aussieht ist das ja nichts anderes als ein Threadripper, auch wenn bei TR 4 Dies unter dem HS stecken, aber von denen funktionieren ja nur 2 Dies.
Ozmog schrieb:
Für Embedded kann man so etwas aus Marketinggründen da schön aufführen, damit der Kunde sieht, was damit möglich ist (obwohl erst einmal die Hardwarehersteller der Kunde sind und die schon wissen sollten, was mit den Lanes möglich ist)
Eben, die Kunden sind Hardwarehersteller und sollten daher wissen wozu man PCIe Lanes nutzen kann, die einzig relevante Frage ist, welche Aufteilung der Lanes möglich sind. Da wissen wir aber schon von TR, dass die x16 Slots PCIe Lane Bitfurcation unterstützen und bis auf x4 aufgeteilt werden können.
10GbE Ports zu nennen die dann gar nicht auf dem Chips sind, finde ich daher schon irreführend bis unseriös. Aber die Xeon-D haben wirklich 10GbE Ports integriert, da wollte AMD wohl nicht zurückstehen.
Ozmog schrieb:
Beziehungsweise soll Snowy OWL mehr SoC - Charakter haben, vielleicht befindet sich auch mehr als nur die beiden Zeppelin-Dice im Package.
Wäre auch möglich, aber dann müsste man wohl dafür PCIe Lanes opfern und dann ggf. mehrere unterschiedliche Versionen bauen, da wäre es besser wenn man es dem Kunden überlässt die Controller aufs Board zu löten als diese direkt auf dem CPU Chip unterzubringen.
Wow, beeindruckendes Teil. Bei embedded dachte ich an so etwas wie Atom aber das ist ja eine "Bombe".
Erst gestern habe ich eine 10 GBE NIC von Asus mit Aquantia Chip ausgebaut den ich testweise im Rechner drin hatte. Der kühlkörper war ordentlich warm. War wohl nicht übertrieben, dass sie 5 W ziehen soll. Überraschenderweise auch im Leerlauf. Wären also schon mal so 40 W für nichtstun falls RJ45 zum Einsatz kommen soll.
Dabei wäre es so schön gewesen ein SOC für 10 GBE NAS zu haben...
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