News SOT-MRAM: TSMC hilft bei Entwicklung des möglichen SRAM-Nachfolgers
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Bigeagle
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Die Folien verwirren mich ein wenig. In der 2. steht etwas von >10^15 r/w cycles, später ist mehrfach von 'unlimited endurance' die rede.
10^15 schreibzyklen klingt für L2/L3 cache jetzt erstmal nicht 'unlimited'. Der läuft doch mit oder nahe CPU Takt und damit im GHz bereich. Wenn ich mich nicht irre wäre der da im worst case immer noch in Tagen bis deutlich unter einem Jahr totgeschrieben. Oder verlassen sich die CPU Hersteller in zukunft auf eine hohe cache hit rate und geben maximale schreibzyklen für den CPU cache wie bei SSDs raus?
"Ihre letzten 3 Bootvorgänge führten offenbar nicht zum Erfolg, ihr RAM wird automatisch gelöscht. Drücken sie F42 um abzubrechen. 3 ... 2 ... 1"
rootkits security prozessorerweiterungen ziemlich sicher auch möglichst vorher oder früh damit sie nicht umgangen werden können.
Aus meiner Sicht wird nur das was heute suspend to ram ist ggf. leicht verändert der normalzustand. Das schließt einen klassischen 'kaltstart' bei dem einmal alles geleert wird nicht aus, muss man dann eben explizit machen.
10^15 schreibzyklen klingt für L2/L3 cache jetzt erstmal nicht 'unlimited'. Der läuft doch mit oder nahe CPU Takt und damit im GHz bereich. Wenn ich mich nicht irre wäre der da im worst case immer noch in Tagen bis deutlich unter einem Jahr totgeschrieben. Oder verlassen sich die CPU Hersteller in zukunft auf eine hohe cache hit rate und geben maximale schreibzyklen für den CPU cache wie bei SSDs raus?
Einfach beim booten einmal überschreiben. Passiert dann eben nicht mehr automatisch sondern ggf bei festgestellten fehlern oder durch taste drücken.Krik schrieb:
"Ihre letzten 3 Bootvorgänge führten offenbar nicht zum Erfolg, ihr RAM wird automatisch gelöscht. Drücken sie F42 um abzubrechen. 3 ... 2 ... 1"
Booten muss das System immer noch wenn der Strom weg war. Die CPU hat immer noch SRAM in den ersten Cache stufen und muss sich einige Daten holen und ggf. gucken ob noch alles da ist, bzw etwas neu dazugekommen. Bis ein moderner Desktoprechner beim RAM ankommt passiert schon ein bisschen was (schnell gefundenes beispiel). In der CPU booten dieKrik schrieb:
Aus meiner Sicht wird nur das was heute suspend to ram ist ggf. leicht verändert der normalzustand. Das schließt einen klassischen 'kaltstart' bei dem einmal alles geleert wird nicht aus, muss man dann eben explizit machen.
@Bigeagle : Naja, aktueller Flash-Speicher hat pro Zelle eine Wiederbeschreibbarkeit von... was? 10k? 100k? Bei 10^15 bist Du im Bereich von Hundert Billionen. Da die Zellen auch nicht refreshed werden müssen, dürfte das schon eine Weile reichen. Mehr zu verbauen, als angezeigt wird, dürfte diese Grenze dann noch weiter nach oben treiben. (Wear leveling.)
Auch ist explizit die Rede von RAM. Nicht von Cache. Und so blöd das klingt... SO viel wird da im Vergleich zu Caches gar nicht geändert.
Wobei ich gestehen muss, dass ich mit "r/w-Zyklus" nicht genau weiß, was gemeint ist. Muss da nach jedem READ neu geschrieben werden?
Regards, Bigfoot29
Auch ist explizit die Rede von RAM. Nicht von Cache. Und so blöd das klingt... SO viel wird da im Vergleich zu Caches gar nicht geändert.
Wobei ich gestehen muss, dass ich mit "r/w-Zyklus" nicht genau weiß, was gemeint ist. Muss da nach jedem READ neu geschrieben werden?
Regards, Bigfoot29
Bigeagle
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@Bigfoot29 Gegenüber Flash wäre es noch nachvollziehbar, aber hier gehts um SRAM ersatz der im CPU Cache eingesetzt werden soll. Siehe Folie 4. Ich interpretiere das so dass wenigstens L3 anvisiert wird, möglicherweise auch L2.
Aber mir scheint ich habe mich beim ersten mal entweder verrechnet, oder einen fehler drin.
Ganz naiver Ansatz, L2 Cache bei Zen 3. 512 Kb, maximal 96 Byte Transfer pro Takt. Macht rund 915k mögliche Schreibzyklen pro Sekunde bei 5 GHz.
-> 34 Jahre worst case
Allerdings ist der cache 8-fach assoziativ, der worst case wäre also eher dass alle zugriffe auf den gleichen block kommen. Wären dann nur noch 4,3 Jahre. Vermutlich sehr unwahrscheinlich, aber soweit ich weiß geht soetwas mit bisherigem SRAM praktisch nicht.
Das setzt alles vorraus dass niemand böswillig (oder unabsichtlich) ständig auf die gleichen Zellen schreibt, sondern alles schön gleichverteilt stattfindet. Dürfte unrealistisch sein, es bräuchte einen Ausgleichsmechanismus der die Schreibzyklen auf alle Zellen verteilt, selbst wenn es die gleiche Addresse ist.
Dann kommt das äquivalent zu rowhammer und man müsste schauen wie schnell sich auf die gleichen Zellen schreiben lässt.
DDR5 hat mit Prefetching 128 (16*8) Byte Zugriffsblöcke, da wäre die Frage ob man auf diese 128 Byte die volle Speicherbandbreite bekommt. Wenn ja wären in weniger als 24 Tagen die 10^15 Zyklen erreicht.
Je nachdem spielt es also garkeine so große Rolle ob es nun RAM oder L2 werden soll. Am Ende killt dann ein Bug in Windows den PC weil irgendwo eine endlosschleife immer auf die gleiche Stelle schreibt. Multicore sei dank merkt man das eventuell kaum bis garnicht und die wenigsten überwachen tatsächlich ihre Hardwareauslastung oder stören sich daran selbst wenn sie sehen dass da ein Windowsprozess offenbar festhängt.
Aber mir scheint ich habe mich beim ersten mal entweder verrechnet, oder einen fehler drin.
Ganz naiver Ansatz, L2 Cache bei Zen 3. 512 Kb, maximal 96 Byte Transfer pro Takt. Macht rund 915k mögliche Schreibzyklen pro Sekunde bei 5 GHz.
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-> 34 Jahre worst case
Allerdings ist der cache 8-fach assoziativ, der worst case wäre also eher dass alle zugriffe auf den gleichen block kommen. Wären dann nur noch 4,3 Jahre. Vermutlich sehr unwahrscheinlich, aber soweit ich weiß geht soetwas mit bisherigem SRAM praktisch nicht.
Das setzt alles vorraus dass niemand böswillig (oder unabsichtlich) ständig auf die gleichen Zellen schreibt, sondern alles schön gleichverteilt stattfindet. Dürfte unrealistisch sein, es bräuchte einen Ausgleichsmechanismus der die Schreibzyklen auf alle Zellen verteilt, selbst wenn es die gleiche Addresse ist.
Dann kommt das äquivalent zu rowhammer und man müsste schauen wie schnell sich auf die gleichen Zellen schreiben lässt.
DDR5 hat mit Prefetching 128 (16*8) Byte Zugriffsblöcke, da wäre die Frage ob man auf diese 128 Byte die volle Speicherbandbreite bekommt. Wenn ja wären in weniger als 24 Tagen die 10^15 Zyklen erreicht.
Je nachdem spielt es also garkeine so große Rolle ob es nun RAM oder L2 werden soll. Am Ende killt dann ein Bug in Windows den PC weil irgendwo eine endlosschleife immer auf die gleiche Stelle schreibt. Multicore sei dank merkt man das eventuell kaum bis garnicht und die wenigsten überwachen tatsächlich ihre Hardwareauslastung oder stören sich daran selbst wenn sie sehen dass da ein Windowsprozess offenbar festhängt.
Tom Coughlin und Jim Handy (The Memory Guy, The SSD Guy) haben neulich einen ganz interessanten Vortrag gehalten.
Foliensatz: ./2024-0122_SNIA_CMSI_Emerging_Memories_Webinar.pdf
Es gibt aktuell einiges an neuen Technologien für Halbleiterspeicher, die das Potential haben DRAM und vielleicht auch NAND abzulösen. Sie haben es in einer Karte zusammengefasst:
Die eigentliche technische Einschätzung der einzelnen Technologien ist im gemeinsamen Report ($$$$) enthalten im Vortrag selbst gibt es nur ein paar Anmerkungen.
Ob sich eine neue Speichertechnologie durchsetzen kann, steht und fällt mit den Kosten je Bit. Für eine neue Technologie ist es aber sehr schwer Kostenmäßig mit DRAM und NAND mitzuhalten. D. h. es ist erforderlich, dass sehr schnell Skaleneffekte greifen und die Kosten der neuen Speichertechnologie fallen.
In dieser Folie steht MRAM, aber es ist nur ein Platzhalter, es könnte auch FRAM oder ... werden. Sie trauen sich keine Prognose. Bitte beachten, die Y-Achse hat eine logarithmische Skala.
Die These des Vortrags ist, dass einige Embedded Speichertechniken wie NOR oder auch SRAM nicht mehr skalieren. Deshalb müssen sie ersetzt werden. Darüber kann eine der neuen Technologien zuerst als Embedded Speicher Fuß fassen. Und so zu "Stückzahlen" kommen. Und wenn die Kosten sinken dann kann sich die neue Technologie auch Stand alone etablieren.
Wenn sie Recht haben und auch SRAM ersetzt werden muss, dass sind persistente Technologien plötzlich auf beiden Seiten von DRAM.
Persistenz bietet neue Chancen, schmeißt aber auch einiges an Grundannahmen über den Haufen. Man muss sich darauf einstellen.
Foliensatz: ./2024-0122_SNIA_CMSI_Emerging_Memories_Webinar.pdf
Es gibt aktuell einiges an neuen Technologien für Halbleiterspeicher, die das Potential haben DRAM und vielleicht auch NAND abzulösen. Sie haben es in einer Karte zusammengefasst:
Die eigentliche technische Einschätzung der einzelnen Technologien ist im gemeinsamen Report ($$$$) enthalten im Vortrag selbst gibt es nur ein paar Anmerkungen.
Ob sich eine neue Speichertechnologie durchsetzen kann, steht und fällt mit den Kosten je Bit. Für eine neue Technologie ist es aber sehr schwer Kostenmäßig mit DRAM und NAND mitzuhalten. D. h. es ist erforderlich, dass sehr schnell Skaleneffekte greifen und die Kosten der neuen Speichertechnologie fallen.
In dieser Folie steht MRAM, aber es ist nur ein Platzhalter, es könnte auch FRAM oder ... werden. Sie trauen sich keine Prognose. Bitte beachten, die Y-Achse hat eine logarithmische Skala.
Die These des Vortrags ist, dass einige Embedded Speichertechniken wie NOR oder auch SRAM nicht mehr skalieren. Deshalb müssen sie ersetzt werden. Darüber kann eine der neuen Technologien zuerst als Embedded Speicher Fuß fassen. Und so zu "Stückzahlen" kommen. Und wenn die Kosten sinken dann kann sich die neue Technologie auch Stand alone etablieren.
Wenn sie Recht haben und auch SRAM ersetzt werden muss, dass sind persistente Technologien plötzlich auf beiden Seiten von DRAM.
Persistenz bietet neue Chancen, schmeißt aber auch einiges an Grundannahmen über den Haufen. Man muss sich darauf einstellen.
