Du verwendest einen veralteten Browser. Es ist möglich, dass diese oder andere Websites nicht korrekt angezeigt werden. Du solltest ein Upgrade durchführen oder einen alternativen Browser verwenden.
NewsIntel: Details zur 3,1-Mrd.-Transistor-CPU „Poulson“
Im Rahmen der seit gestern laufenden International Solid-State Circuits Conference (ISSCC) verrät Intel einige Details zum neuen Itanium-Prozessor mit dem Codenamen „Poulson“. Dieser neue Prozessor soll mit seinen insgesamt 54 MByte Cache, acht Kernen, der 32-nm-Fertigung und der Kompatibilität zum Vorgängersockel punkten.
Ja, aber die Frage ist doch eher ob 50MB stromfressender Cache das "mehr" an Leistung bringen oder ob es nicht sinnvoller ist jeden Kern 1mb zu spendieren und dafür gleich 20 Kerne zuverbauen. Zumindest scheint man die Anbindung nun langsam in den Griff zu kriegen, aber die 30% mehr halte ich für wenig realistisch. Man stelle sich nur mal vor das kein CacheHit zustande kommt, wenn da erst 50MB abgesucht werden müssen und die Taktfrequenz nicht sehr hoch liegt gibs da ganz schnell Probleme. Dann schon eher 128MB Cache und auf den RAM komplett verzichten.
a, aber die Frage ist doch eher ob 50MB stromfressender Cache das "mehr" an Leistung bringen oder ob es nicht sinnvoller ist jeden Kern 1mb zu spendieren und dafür gleich 20 Kerne zuverbauen
Lol größenwahn.. schon mal gesehn wievil die itanium kosten... der billigste itanium is nicht unter 500€ zu haben und das ist ein singelcore. Die modelle was pulson ersetzen wird sind die die sich im 3-4k€ bereich bewegen.
Und auch die stromaufnahme spielt hier eine eher untergordnete rolle, da die itaniums bis zu 185W TDP gehen. Hauptmarkt vom itanium sind vorallem die ganzen missionkritischen anwendungsgebiete (auch gut zu erkennen an den ganzen RAS-features mit denen der itanium kommt) wo eine downtime von nur 1 sekunde schon ärgere folgen hat. Da ist der preis relative egal.
würde gerne mal die Leistung von son nem Teil sehen. Geht bestimmt ordentlich ab.
Was den großen Cache angeht, kann bei Datenbanksachen schon nützlich sein.
Heute Spiel ich Crysis auf einem Poulson und morgen geh ich Fallschirmspringen mit einem Airbag statt einem Fallschirm... Auch beides ein Sicherheitskonzept, lediglich mit anderem Anwendungsbereich ;-)
Aber ich denke mal der Smiley hinter Torr Samaho's Post sollte darauf hinweisen, dass ihm sehr wohl bewusst ist wieviel Sinn das macht.
schön, Kerne verdoppelt, zwei Fertigungsstufen weiter und kompatibel... sicher gut 100-150% schneller als der Alte. Allein schon durch die neue schnellere Kernarchitektur + doppelte Kernzahl. Der Cache wird sicher nötig sein wie bereits gesagt wird sich dabei jemand schon nen Kopf gemacht haben. Intel hat erkannt das Kerne eben nicht alles ist. Weniger, aber leistungsfähigere Kerne sind in vielen Anwendungen von Vorteil.
könnte mir bitte jemand ein paar anwendungsgebiete einer solchen cpu nennen, bei wikipedia steht das unter "itanium" nicht wirklich.
vorher hab ich mir noch gedacht, dass es spannend wäre, wenn man leistungsvergleiche zu einer x86 cpu machen könnte, aber soweit ich das jetzt verstanden habe, ließen sich da wohl keine wirklich sinnvollen ergebnisse erzielen.
Was die TDP angeht, soll er effizienter als Tukwila sein und der hat sich
auch schon mal bis 185 Watt genehmigt.Bin mal auf die neuen Chipsätze
gespannt die zum Launch der CPU erscheinen sollen.
Das Design erscheint mir sehr Sinnvoll, die größte Hitze ereugen immer noch die Prozessorkerne und die liegen außenvereilt, sollte sich somit besser Kühlen lassen, ich weiß auch die Caches Hitze entwickeln und das nicht zu knapp, aber die Cores sollte doch noch einiges mehr abstrahlen.
Was die unmenge an Cache angeht, hat dies aus Intel sicht absolut Sinn, man kann sich jede Menge RAM Zugriffe sparen, da die Cores über den internen Speicher direkt miteinander kommunizieren können. Dann ist es aus sicht der Yieldraten wesentlich besser viel Cache und wenig Logik zu verbauen als viel logik und wenig Cache. Es ist relativ einfach ein bisschen mehr Cache auf den Chip zu packen als genutzt wird und zu hoffen das die (unvermeidlichen) Fertigungsfehler auf ein Cache Areal fallen und dieses zu deaktivieren anstatt zusätzliche Backup Logikschaltungen auf den Chip zu verbauen.
