News AMD-Server-CPU: Epyc 2 mit 64 Kernen, 256 MByte L3-Cache und PCIe 4.0

[smalM]

Du meist, dass der L3 nicht mehr direkt auf den CPU-Dies ist, sondern als HBM realisiert ist? Das wäre natürlich eine Möglichkeit und damit wäre die L3-Größe nach oben hin nahezu unbegrenzt. Bliebe nur die Frage, wie sich das auf die Performance auswirkt.

Der L3, wie er bei Zen eingesetzt wird, ist dafür eigentlich nicht geeignet. Es würde dann eher eine zusätzliche L4-Ebene eingezogen, um die gestiegene Abhängigkeit vom RAM durch die verdoppelte Anzahl an Cores zu kompensieren (es würde mich übrigens nicht wundern, wenn der 256MB L3 eine Fehlinterpretation wäre und es handelte sich tatsächlich um L4).

na die 4-fache cachegröße sollte bei einer halbierung der strukturbreite ca. gleich viel fläche benötigen.

Die Flächendichte des 7LP ist etwas mehr als doppelt so hoch wie die des 14LPP.

Darüber hinaus wird der Aufwand extrem groß (die Anzahl der notwendigen Interconnects pro Kern geht durch die Decke).

Jetzt übertreibe nicht! Bei einem CCX mit 8 statt 4 Cores geht die Anzahl der CPU-CPU-Interconnects doch nur von 6 auf 36 hoch. Ein Klacks!

 

[Hopsekäse]

Ich denke ganz und gar nicht, dass 8 Kerne pro CCX ein großes Problem darstellen würden.
Im Gegenteil halte auch ich das für eine ziemlich gangbare Lösung.
Natürlich dann mit 2 Speichercontrollern pro CCX etc., damit man im Desktopbereich weiter dasselbe Die benutzen kann und für Dual-Channel nicht gleich Mainstream-Kernzahlen aus deaktivierten 16-Kernern schustern muss.

Außerdem war ja wenn ich mich recht erinnere das Ganze "InfinityFabric läuft mit RAM-Takt"-Thema eines der Dinge, das sie für Ryzen2 fixen wollten? Bin der Meinung, etwas in der Richtung gehört zu haben. Kann mich aber auch täuschen...
Bei allem bis zum 8-Kerner quasi garkein Fabric zu brauchen (den L3 dann halt direkt dran), wäre natürlich eine Möglichkeit.
Mit einem zwar schon komplexeren, aber dann auch durch höhere Lokalität performanteren "8-Kern-Paket" könnte man dann womöglich einiges an Leistung dazugewinnen, die dann auch im Desktop ankommt und keine (oder zumindest weniger) NUMA-Problemchen mitbringt.
Das würde allerdings ein kleineres Die bedeuten, also 1CCX pro Die. Ist vielleicht auch bei der Produktion im wahrscheinlich neuen Fertigungsprozess gar nicht so verkehrt?

Hmm, spannend auf jeden Fall.

 

[Krautmaster]

siehe YforU Kommentar dazu. So einfach macht man nicht das CCX größer, ich denke das würde auch recht viel an der Architektur drehen. Viel eher wird man dann eher 4 statt bisher 2 CCX mit L3 kombinieren, wie dann wie bisher auch über eben diesen L3 von CCX zu CCX kommunizieren.

16C pro Die ist kaum ein Problem. Das bekommt man ja schon lange recht gut hin. Als Intel den Weg Richtung Mesh ging dachte man sicher eher langfristig Richtung 100 Kerne / Die und mehr.

Bis ~12-16 Kernen kann Mesh durchaus eher nachteilig sein gegenüber Ringbus oder auch ggf AMDs 4er CCX Ansatz.

 

[YforU]

Bei allem bis zum 8-Kerner quasi garkein Fabric zu brauchen (den L3 dann halt direkt dran), wäre natürlich eine Möglichkeit.

Die Speichercontroller hängen bei Zen genauso wie PCIe und alle anderen I/O Komponenten an der Fabric (welche in diesem Kontext genaugenommen eine Crossbar ähnlich wie ARMs CCI ist) und nicht am CCX. Die Fabric verbindet damit praktisch alle Komponenten und nicht nur die CPU Cluster untereinander.

Jetzt übertreibe nicht! Bei einem CCX mit 8 statt 4 Cores geht die Anzahl der CPU-CPU-Interconnects doch nur von 6 auf 36 hoch. Ein Klacks!

Ein Klacks ist das nicht denn AMDs Performance ergibt sich vor allen auch aus dem Kompromiss aus CPU Clustern und Fabric. Innerhalb kleiner Cluster sind die Latenzen extrem niedrig und damit lässt sich die vergleichsweise lahme Fabric recht gut verstecken.

Dürfte auch der Hauptgrund sein weshalb sich AMD gegen einen L3 als vollständigen LLC (shared) entschieden hat (zwischen Fabric und IMC) und diesen direkt in die CPU Cluster integriert hat. Solange keine Daten aus anderen Clustern oder DRAM (Cache Miss) benötigt werden ist das so pfeilschnell.

Größere Cluster sind nicht unmöglich, wären aber vom R&D Aufwand eine massive Investition und den dringenden Bedarf sehe ich aktuell nicht. Die Weiterentwicklung der Fabric/Interconnects ist für AMD mittelfristig viel wichtiger. Als Beispiel ist man on Package (Die to Die, Epyc) gerade mal so schnell wie Skylake-SP Socket to Socket und das ist für die kurzen Distanzen deutlich zu wenig. On Chip (über die Fabric) ist auch noch viel Luft nach oben. Was AMD hier im ersten Anlauf geschafft hat (Infinity Fabric) ist respektabel und eine solide Basis aber bei weitem noch nicht so gut bzw. konkurrenzlos wie manche sich das vorstellen.

 

[motul300]

gibt schon erste bilder vom die

 

[Rock Lee]

@motul

hast du das selbst gephotoshopped oder kannst du mir die Quelle nennen?
Hatte auch ursprünglich mal geplant an nem aktuellen Ryzen-Dieshot und den %-Angaben von Glofo zum 7nm Prozess den spekulierten Daten was zu basteln wie ein Ryzen2-Die aussehen KÖNNTE.

Damit hat man mir jetzt ein wenig Arbeit abgenommen^^

 

[motul300]

schön wärs ich könnte mit photoshop umgehen
ich beherrsche leider nur paint

 

[cirrussc]

Und woher soll das Bild sonst stammen?
BoMbys Bilder könnten über internationale Foren hier auch wieder als authentische Die-Shots ankommen.

 

[motul300]

dann habe ich mich wohl undeutlich ausgedrpückt
das bild ist von mir mit paint erstellt worden

 

[knoxxi]

Da es von AMD kommt, darf so ein Monster doch eh nur maximal 700€ inkl board kosten. ;-)

Ich würde es selbst für unter 3000-4000€ für ein Schnäppchen halten.

 

[itm]

Da ja TR technisch Zen Epyc ist, gibt es also bald vielleicht auch schon TR2 mit PCIe 4.0....

Möchte wer einen gut eingelaufenen i7 5960x kaufen?

tmkoeln

 

[cirrussc]

Für PCIe wäre sicher eine neue Plattform notwendig. Auf AM4 wird also weiterhin die 3.0 aktuell bleiben.

 

[Rock Lee]

Haha motul....gar nicht mal so schlecht deine Paint-Künste
Aber nicht, dass das Bild noch auf irgendwelchen Gerüchte-Seiten auftaucht!

 

[[F]L4SH]

Für PCIe wäre sicher eine neue Plattform notwendig.

Wieso siehst du das als so gesichert an?

Man denke an den Wechsel von Sandybridge auf Ivybridge:

Gleicher Sockel, wechselseitig rauf und runter kompatibel aber PCIe 3.0 gab es nur mit Ivy auf den richtigen Chipsätzen.
Nichts spricht gegen einen AM4+ mit ein paar PCIe 4.0 Lanes und verbesserten X490 Chipsätzen und Co., die aber voll kompatibel zu den alten sind und die neuen Chips laufen dann eben auch mit "Einschränkungen" auf den 300er Chips.

 

[pipip]

SSDs sind aus meiner Sicht einer der wenigen Gründe, wieso man aktuell überhaupt eine Plattform mit PCIE 3.0 oder zukünftig 4.0 benötigt. Werden denn aktuelle Grafikkarten (ohne CF oder SLI) durch PCIE 2.0 überhaupt wirklich abgebremst ?

Bis auf Hardcore User (oder Leute die Server betreiben oder so ihr Geld verdienen), interessiert/betrifft das vermutlich eh die wenigsten, ob jetzt PCIE 3.0 oder 4.0.

 

[knoxxi]

Ich glaube nicht das du mehr als 5% Leistung einbüßt.

 

[terrablitz]

Oha, früher brauchte man dafür eine ganze Serverfarm. Respekt AMD!

 

[D708]

Ich glaube nicht das du mehr als 5% Leistung einbüßt.

So sieht’s aus. Leistungseinbusen hat man, aber für jeden normalsterblichen sind sie erträglich. Aber sie sind schon da. Für jene ,die bis an die Kotzgrenze übertakten, nicht zu vernachlässigen.