News AMD Zen 5: Hochauflösende Die-Shots zeigen überraschende Änderungen

[StevenB]

Unter dem CCD ist nicht möglich.

Unter dem CCD ist die Metallisierung und dass es nach wie vor TSVs sind, zeigt dass das Cache Chiplet nach wie vor auf der Rückseite (oben) sitzt.

Wäre das CCD oben würde man beim CCD keine TSV sehen.

Vielleicht passt hier der Kommentar dazu.

https://forums.anandtech.com/thread...dge-ryzen-9000.2607350/page-827#post-41311829

Wonder when they will figure out that the world have turned upside down?

Also es wird jedenfalls sehr spannend wie AMD hier die CPUs abliefert.

 

[ETI1120]

Es ist eben nicht hilfreich dass die ganzen Hochglanz Grafiken zwar die richtige Anordnung der beiden Dies zeigen aber die aktiven Schichten auf der falschen Seite einzeichnen.

Dann kommt eben dazu dass AMD bei der MI300A nur im Nebensatz erwähnt dass die CCD eine andere Metallisierung als bei EPYC und Ryzen haben.

 

[NEO83]

Es ist in der Technik oft so dass ein grundlegend neuer Ansatz in seiner ersten "Massenproduktion" noch nicht das ganze Potential ausschöpft weil man sich erst mal darauf konzentriert das ganze wirtschaftlich gangbar zu machen, es also ohne großartigen Ausschuss in die Produktion zu bringen. Der aktuelle Mehrwert ist gering, aber das Potential schon absehbar.

Mir ist das klar, ich war auch nicht maßlos enttäuscht da ich nicht auf den Hypetrain aufgesprungen bin

 

[w0mbat]

@Cabranium
Von was redest du?
Die haben weitere 8500 TSVs (Trough Silicon VIAs) auf dem CCD gefunden. Das sind Durchkontaktierungspunkte durch das Silizium.

Nochmal: das ist noch nicht sicher, ist nur eine Theorie. Wobei Hans de Vries sehr gut ist. Aber so eine Analyse ist immer auch raten.

 

[CDLABSRadonP...]

(...)

@ETI1120

Ich liebe solche Tech Deep Dives von dir <3

Musste ich mal sagen ^^

Jup, mal wieder ein erstklassiger Beitrag. Für so etwas bin ich in erster Linie hier --- ob von Usern oder von der Redaktion.

Ergänzung (9. Oktober 2024)

Es ist eben nicht hilfreich dass die ganzen Hochglanz Grafiken zwar die richtige Anordnung der beiden Dies zeigen aber die aktiven Schichten auf der falschen Seite einzeichnen.

Dann kommt eben dazu dass AMD bei der MI300A nur im Nebensatz erwähnt dass die CCD eine andere Metallisierung als bei EPYC und Ryzen haben.

Und auch das kann ich nur vollkommen unterschreiben. Es ist immer besser, wenn im Vorbeigehen dafür gesorgt wird, dass sich Leute nachher auskennen, als das Potential liegen zu lassen.

 

[Eli0t]

Fakt ist, dass für die Zielgruppe Normalo und Spieler die Entwicklung in die falsche Richtung ging

Spieler und "Normalo" sind auch nie die Zielgruppe, mit einem verschwindend kleinem Marktanteil. Um von der neuen Architektur profitieren zu können, müßten alle Anwendungen/Spiele neu kompiliert werden mit den entsprechenden Optimierungen im Kompiler. Alleine daran scheitert es in fast allen Fällen, AVX512 ausgenommen.

 

[ETI1120]

@FUSION5
Im Interview mit Ian Cutress vom Oktober 2021 hat Mike Clark dasselbe gesagt und gemeint, dass eventuell Initial nur 10 bis 15 % IPC Steigerung heraus kommen aber es nach und nach mehr werden sobald sich die Software daran anpasst.

Aber wenn dem so ist Schießt sich mit der Geheimniskraemerei selbst in den Fuß.

Dass zum Zeitpunkt des Releases die Compiler nicht fertig sind, ist einfach nur dumm.

Aber es ist eben typisch AMD.

 

[Tzk]

Dass zum Zeitpunkt des Releases die Compiler nicht fertig sind, ist einfach nur dumm.

Ja ne. Soll AMD lieber ne fertige CPU in die Schublade legen, bis die Compiler fertig sind? Oder wie sollen die Entwixkler der Compiler gezielt auf die CPU optimieren? Man kann sicherlich viel auf Verdacht optimieren, am besten geht es aber mit einem fertigen (nutzbaren) Produkt.

Und wenn die Compiler durch sind, dann müssen die normalen Entwickler das ganze auch noch unterstützen… und das passiert erst wenn die CPUs breit im Markt angekommen sind.

 

[Ray519]

Man kann sicherlich viel auf Verdacht optimieren, am besten geht es aber mit einem fertigen (nutzbaren) Produkt.

Da wird nichts auf Verdacht optimiert.

Das worüber hier geredet wird, ist im Compiler zu modellieren, was die Hardware kann (welche Instruktionen, wie lange eine Instruktion dauert und wie viel parallel geht), damit der Compiler diese Kenntnisse nutzen kann um den Code zu optimieren. Und sowas wissen die Entwickler schon lange im Voraus weil sie die Hardware dazu erst entwickeln müssen. Auch kann man sowas simulieren.

Es geht hier quasi nicht um Heuristiken die du würfelst bis die besten Ergebnisse aus komplexen Benchmarks herausfallen rausfallen. Weil was gemacht werden muss wird dem Compiler vorgegeben. Also die Zusammensetzung der Instruktionen entscheidet der Code, nicht der Compiler. Und andere Heuristiken die weit weg von der Low-Level Microarchitecture sind, würden nicht direkt auf spezifische Architekturen angepasst. Wenn dann hättest du eine Heuristik die für ihre Entscheidungen konkrete Hardwareeigenschaften mit einbezieht.
Du musst ja auch irgendwie entscheiden wie du deine Hardware auslegen musst.
Du weißt also ganz genau was für Dinge sich mit der neuen Architektur ändern können. Und wenn einzelne Parameter dabei noch offen sein sollten und nachträglich für Ausbeute oder so noch geändert werden, dann ist das nichts was im Compiler hardgecoded würde, sondern eine Option die der Compiler haben muss, damit der finale Anwender dann die jeweils passenden Werte für seine CPU einstellen kann. Und die Vorab-Werte wären schon sehr nahe an der finalen Version dran.

 

[stefan92x]

Oder wie sollen die Entwixkler der Compiler gezielt auf die CPU optimieren? Man kann sicherlich viel auf Verdacht optimieren, am besten geht es aber mit einem fertigen (nutzbaren) Produkt.

@Ray519 hat ja schon technisch wunderbar erklärt, worum es da eigentlich geht, ich würde nur kurz den zeitlichen Aspekt noch beleuchten wollen. Vorab, die Entwickler der Compiler sitzen bei AMD in-house, können also frühzeitig exakte Informationen bekommen (zumindest die Entwickler, die konkrete CPU-Optimierungen machen) und entsprechende Patches für die "großen" Compiler gcc und clang vorbereiten.

"Fertig" im Sinne von "Compilerentwickler wissen ganz genau, was kommen wird" ist die CPU dann, sobald das Design fertiggestellt ist, also bevor der erste Wafer belichtet wird. Von Tape-In zu Tape-Out vergehen mehrere Monate, danach folgen noch Monate, in denen intern getestet und später auch mit Partnern getestet wird (die die Plattform validieren, ihre Mainboards/BIOS vorbereiten etc). Realistisch gesehen gibt es also 1-2 Jahre Zeit für die nötige Compileroptimierung, bevor das Produkt auf dem Markt landet.

Das ist auch die Zeitschiene, die wir bei Intel immer sehen für diese Geschichten und es gibt keinen logischen Grund, warum AMD es wiederholt nicht schafft. Schlimmer noch, bei Zen 5 hat AMD ja ganz bewusst falsche Angaben zu Zen 5 in die Compilerprofile geschrieben, damit vor Release Details zum Aufbau geheim bleiben. Das ist also nicht einfach nur vermurkste Zeitplanung, das ist mutwillige Selbstsabotage.

 

[Calid]

Artikel-Update: Im Forum von AnandTech will Hans de Vries weitere circa 8.500 TSVs außerhalb des L3-Cache im Zen-5-CCD gefunden haben, die sich sogar über den L2-Cache in den Kernen bis hin in die eigentlichen Recheneinheiten ziehen.

Darauf aufbauende Spekulationen reichen von „damit bedeckt der neue 3D V-Cache-Die also doch einen Teil der Kerne, was in Sachen Kühlung nur ein Desaster sein kann“ bis hin zu „vielleicht wird der 3D-V-Cache-Die bei Ryzen 9000X3D unter und nicht auf das CCD gesetzt“. Das würde bedeuten, dass der neue L3-3D-V-Cache-Chip doch nur den L3-Cache „von unten“ bedeckt und die stomführenden TSVs in den Kernen zur Versorgung der Kerne über ein Substrat darunter dienen. Eine handfeste Idee, wie AMD Ryzen 9000X3D umsetzen wird, haben auch die neu entdeckten TSV noch nicht hervorgebracht.

"stomführenden" > stromführenden

 

[foofoobar]

Darauf aufbauende Spekulationen reichen von „damit bedeckt der neue 3D V-Cache-Die also doch einen Teil der Kerne, was in Sachen Kühlung nur ein Desaster sein kann“

Bitte die "Reaktion" von Hans de Vries in den Artikel aufnehmen, der hat wahrscheinlich mehr Ahnung als Meinung als die meisten Youtuber oder Influencer:

I'm sure that they modeled the local heath generation during the design phase to make sure that it isn't a problem.

Ergänzung (10. Oktober 2024)

@Ray519 hat ja schon technisch wunderbar erklärt, worum es da eigentlich geht, ich würde nur kurz den zeitlichen Aspekt noch beleuchten wollen. Vorab, die Entwickler der Compiler sitzen bei AMD in-house, können also frühzeitig exakte Informationen bekommen (zumindest die Entwickler, die konkrete CPU-Optimierungen machen) und entsprechende Patches für die "großen" Compiler gcc und clang vorbereiten.

Vieles an der Compiler Optimierung für bestimme CPU-Varianten sind lediglich die Tabellen mit den Latenzen und Bandbreiten der einzelnen Befehle damit der Compiler die Befehle so wählen kann damit die CPU diese möglichst optimal schedulen kann.

 

[Combine]

Ja ne. Soll AMD lieber ne fertige CPU in die Schublade legen, bis die Compiler fertig sind? Oder wie sollen die Entwixkler der Compiler gezielt auf die CPU optimieren? Man kann sicherlich viel auf Verdacht optimieren, am besten geht es aber mit einem fertigen (nutzbaren) Produkt.

Und wenn die Compiler durch sind, dann müssen die normalen Entwickler das ganze auch noch unterstützen… und das passiert erst wenn die CPUs breit im Markt angekommen sind.

AMD erwartet in fünf Jahren erste Ergebnisse der eigenen Softwaresparte. Die Prioritäten lagen jahrelang auf der Hardware.
Intel hat bei ARC Partner wie Adobe, Blender, Davinci, Handbrake usw. ins Boot geholt um vom Start weg Softwaresupport für Mediaanwendungen zu bieten. Spieleentwickler wären auch nicht schlecht gewesen, aber gut.

AMD und Microsoft hakt auch öfter.

 

[ETI1120]

https://www.phoronix.com/news/AMD-AOCC-5.0-Compiler

AMD hat den Compiler der Zen 5 unterstützt nun mit Turin veröffentlicht.

 

[Convert]

Unter dem CCD ist nicht möglich.

Offensichtlich doch!

https://www.computerbase.de/news/pr...9800x3d-mit-104-mb-cache-offiziell-vor.90145/

 

[ETI1120]

siehe
https://www.computerbase.de/forum/t...-mb-cache-offiziell-vor.2215853/post-29929642

 

[Asghan]

Unter dem CCD ist nicht möglich.

Und doch kommt es nun so

 

[ETI1120]

@Asghan Siehe


https://www.computerbase.de/forum/t...-mb-cache-offiziell-vor.2215853/post-29929642

https://www.computerbase.de/forum/t...-mb-cache-offiziell-vor.2215853/post-29937492