News AMD Zen 5: Hochauflösende Die-Shots zeigen überraschende Änderungen

[CDLABSRadonP...]

Btw, bei Anandtech und 3Dcenter wird schon spekuliert dass diesmal der Cache unter dem Chip untergebracht ist:

Wen auch der 3DCenter-Link interessiert:
https://www.forum-3dcenter.org/vbulletin/showthread.php?p=13626054#post13626054

Das würde thermisch total viel Sinn machen und die fehlende Ansteuerungslogik könnte deshalb in den unteren Layern versteckt sein die bisher nicht fotografiert wurden.
Die nur 9000 vorhandenen TSVs sind also gar keine TSVs sondern wohl nur einfache Power Vias oder ander Strukturen. Die echten TSVs sind auf der Unterseite.

Das macht es aber schwierig die Leistungen vom Infinityfabric sowie die ganzen Power Leitungen durchzuleiten und im Package anzuschließen. Vias dafür im Cache-DIE haben zusätlzlichen elektrischen Widerstand und parasitäre Kapazität. Das würde den Effekt haben dass Zen5x3d pro Takt eher mehr verbraucht als vanilla Zen5, dafür aber ähnlich taktet.

Die größte Frage wäre aber, was das dann für Strix Halo und Turin-X bedeutet. Generell ist Turin-X das, was am meisten Aufschluss bringen sollte. Für dort wäre es enorm attraktiv, wenn AMD es hinbekommen würde, die Kommunikation zwischen den V-Caches der CCDs zu beschleunigen und sei es auch nur die Kommunikation zwischen manchen.

Um nochmal zu dem zurückzukommen, was FritzchensFritz tatsächlich gefunden hat: Der L3-Cache braucht jetzt weniger Fläche. Wahrscheinlich wurde dafür auf Erfahrungen zurückgegriffen, die ursprünglich durch Zen 4C gewonnen wurden. Dass der frühere Trick jetzt immer noch greift, dass das V-Cache-DIE eine höhere Cache-Dichte besitzt als im eigentlichen CCD, ist damit aber wirklich ziemlich vom Tisch. Vielleicht muss es diesmal sogar in einem aktuellen Verfahren gefertigt werden und N7 reicht nicht mehr aus.

 

[Hyourinmaru]

Ich find solche Die-Shots immer faszinierend. Zum einen, weil sie einen Blick auf den eigentlichen Chip ermöglichen, um zu sehen, was da so drauf ist und wie diese einzelnen Bereiche angeordnet sind und zum anderen, weil sie einfach wunderschön aussehen. ^^

 

[ETI1120]

Genau, der CPU-DIE wird abgeschliffen, dann kommt der Cache-DIE drauf und wird gebondet. Das was man sieht ist dann nicht mehr der Wafer vom CPU-DIE wie sonst sondern der Wafer vom Cache-DIE.

Das suggerieren zwar die ganzen Hochglanzbilder, die das AMD Marketing verbreitet, ist aber falsch.

Den richtigen Aufbau hat AMD in einer Vielzahl von Patenten beschrieben und in den Vorträgen zum 3D V-Cache auf der ISSCC 2022 und Hot Chips 2022 gezeigt.

Sowohl das CCD als auch das Cache Chiplet werden bis auf wenige µm abgeschliffen, damit das ganze Stabilität bekommt werden die Chiplets und das Dummy Silizium auf ein Support Silizium aufgebracht.

Da das Support Silizium genau um die Dicke der beiden Chiplets reduziert wurde, ist zwischen den Zen-Kernen und dem Kühler genau dieselbe Höhe an Silizium wie bei einem CCD ohne 3D V-Cache.

Im Vergleich zu einem CCD ohne 3D VCache beeinträchtigen nur die beiden Grenzschichten die Wärmeabfuhr zu Kühler.

Die große Vorteile dieser Anordnung ist, dass alle CCDs mit oder ohne 3D V-Cache dieselbe Metallisierung haben und dass keine TSVs durch das strukturelle Silizium (grün) geführt werden müssen. Ein weiterer bisher nicht genutzter Vorteil ist, dass die dieselben Cachechiplets mehrfach gestapelt werden können.

Btw, bei Anandtech und 3Dcenter wird schon spekuliert dass diesmal der Cache unter dem Chip untergebracht ist:
Das würde thermisch total viel Sinn machen und die fehlende Ansteuerungslogik könnte deshalb in den unteren Layern versteckt sein die bisher nicht fotografiert wurden.

Wieso sollte die Ansteuerungslogik zum Cache Chiplet wandern?

3D V-Cache unten und das CCD oben (auf der Rückseite des Cache-Chiplets) ist IMO für Ryzen und EPYC eine unpraktikable Anordnung.

Die nur 9000 vorhandenen TSVs sind also gar keine TSVs sondern wohl nur einfache Power Vias oder ander Strukturen. Die echten TSVs sind auf der Unterseite.

Aus dem Patentantrag US 2020/0350292 A1 Die Stacking For Multi-Tier 3D Integration

AMD hat in allen Patentanträgen zu Hybrid Bonding und 3D Stacking mehrere Cache Layer.

Der rote Pfeil gibt die Blickrichtung der Die Shots an.

Was man sieht ist nur die Vorderseite des TSV (135).

Der Interessante Teil an dem die Leitungen beider Dies Verbunden werden Eine Verbindung im Detail (Kästchen).

Die Bondpads sind breiter als das eigentliche TSV (hier TDV)

Das macht es aber schwierig die Leistungen vom Infinityfabric sowie die ganzen Power Leitungen durchzuleiten und im Package anzuschließen. Vias dafür im Cache-DIE haben zusätlzlichen elektrischen Widerstand und parasitäre Kapazität. Das würde den Effekt haben dass Zen5x3d pro Takt eher mehr verbraucht als vanilla Zen5, dafür aber ähnlich taktet.

Es kommt eben darauf an welcher Die die meisten Verbindungen zum Substrat hat.

Bei der MI300 sitzen die HBM Memory Controller und alle Schaltkreise für die externen Infinity Fabrics Links unten im IOD. Bei Ryzen und EPYC haben die CCDs die meisten Verbindungen zum Substrat.

Thermisch sollte ein aktiver DIE nicht anders sein als ein passiver Dummy aus silizium. Im Gegenteil glaube ich wäre es gut da ein paar Copper Pillars für die thermische Ableitung einzubauen. Silizium mit Kupferstrukturen ist sicher besser als nur Silizium. Mal sehen was AMD sich dazu ausgedacht hat, die haben ja in Interviews schongesagt dass explizit Hotspots und Wärmeausdehnung ihre Forschungsfelder sind

Dazu hat AMD einen Patentantrag: US20230197563A1 Semiconductor chip device integrating thermal pipes in three-dimensional packaging

 

[Rockstar85]

@ETI1120

Ich liebe solche Tech Deep Dives von dir <3

Musste ich mal sagen ^^

 

[davidzo]

Das suggerieren zwar die ganzen Hochglanzbilder, die das AMD Marketing verbreitet, ist aber falsch.

Den richtigen Aufbau hat AMD in einer Vielzahl von Patenten beschrieben und in den Vorträgen zum 3D V-Cache auf der ISSCC 2022 und Hot Chips 2022 gezeigt.

Stimmt, ich kann mich vage an die Folie erinnern. Die Röntgenbiolder von Fritzchens fritz sehen aber anders aus, mit fetten Linien zwischen cache Chiplet und dummy.

Naja, wird schon richtig so sein.

Wieso sollte die Ansteuerungslogik zum Cache Chiplet wandern?

Das habe ich nicht gemeint. Sie wandert nur ggf. von M0 nach M5,6 oder gar M14,15, also näher an den Cache ran, wenn dieser wirklich unter den DIE gestackt wird. Damit wäre der Teil in den Layern die Fritzchen freigelegt und poliert hat schon nicht mehr sichtbar. Ich meine die Logik die bisher bei Zen3 und Zen4 die breiten Streifen zwischen den Cachzellen benötigt hat.
Es könnte aber genau so gut so sein wie High Yield spekuliert, dass diese Logik bei Zen3+4 überdimensioniert war und mit einer verbesserten Anordnung nicht mehr in dem Maße gebraucht wird.

Aus dem Patentantrag US 2020/0350292 A1 Die Stacking For Multi-Tier 3D Integration

Vorsicht mit Patenten. Die zeigen auch viele Lösungen die man zwar ausprobiert hat oder gerne hätte aber nicht so umsetzt hat.

Es kommt eben darauf an welcher Die die meisten Verbindungen zum Substrat hat.

Genau, so sehe ich das auch. Wenn der Cache unten wäre, müsste der durchlöchert sein von Vias für Power für die Cores und ggf. auch das Infinity fabric. Ich gehe ja davon aus dass Anders als Zen3+4 die 64MB im Vcache DIE größer sind als die 32MB im Zen5 DIE, also der Vcache-Die ungefähr dieselben Abmessungen hat wie der ganze CCD (in einem Prozess mit weniger Layern). Wenn der Vcache Die dagegen kleiner ist als der CCD oder gar aus mehreren layern gestackt, dann hat man das Problem den Luftspalt mit Copper pillars oder c4bumps zu überbrücken, bzw. müsste man den Vcache wie eine Emibbrücke sonst vorher in das package einbringen. Egal welche Arts von Bumps zur Überbrückung das sind wäre eine silicon interposer sicher besser. Bumps erzeugen elektrischen Widerstand und parasitäre Kapazität, habe aber keine Ahnung ob das nennenswerte Auswirkungen auf die Taktbarkeit des IF oder einen nennenswerten vpltagedrop für die core power delivery hat.

Bei der MI300 sitzen die HBM Memory Controller und alle Schaltkreise für die externen Infinity Fabrics Links unten im IOD. Bei Ryzen und EPYC haben die CCDs die meisten Verbindungen zum Substrat.

Genau, das wurde im 3DC ja schon erwähnt, dass Mi300a ja dieselben Zen4 CCDs verwendet und die eben nicht direkt auf dem Package sitzen. Damit ist zumindest prinzipiell bewiesen dass schon Zen4 chiplets auch durch einen Base-DIE hindurch verdrahtet werden können und nicht nur für die Positionierung direkt auf Substrat gedacht sind.

 

[Brrr]

Hoffe es wird hell am Ende des Tunnels ... meine Intel Aktien würden es danken

Hoffe ich auch, allerdings ist es mir recht, wenn der Tunnel sich noch etwas in die länge zieht. Umso mehr Anteile erhalte ich.

Ergänzung (Vor 5 Minuten)

Ich bin gern ein "Überflieger". Aber nicht als Person, sondern als Leser.
Ich überfliege/scanne gerne Texte und Berichte.
Da geht vieles was in 1h Video gezeigt wird (etwa irgendwelche Vorstellungen) oft in 2 min.

Eine alternative wäre noch hier im Forum nicht zu lesen und zu kommentierne, da hast du die 9 - 18 Minuten schnell eingespart.