davidzo schrieb:
Das habe ich nicht gemeint. Sie wandert nur ggf. von M0 nach M5,6 oder gar M14,15, also näher an den Cache ran, wenn dieser wirklich unter den DIE gestackt wird.
Die Logik ist auf der Oberfläche des Wafers. Nicht in den einzelnen Ebenen der Metallisierung.
davidzo schrieb:
Damit wäre der Teil in den Layern die Fritzchen freigelegt und poliert hat schon nicht mehr sichtbar. Ich meine die Logik die bisher bei Zen3 und Zen4 die breiten Streifen zwischen den Cachzellen benötigt hat.
Es könnte aber genau so gut so sein wie High Yield spekuliert, dass diese Logik bei Zen3+4 überdimensioniert war und mit einer verbesserten Anordnung nicht mehr in dem Maße gebraucht wird.
Das Problem ist, dass reichlich wild spekuliert wird.
Es sind zu wenig Fakten bekannt, um wirklich fundiert spekulieren zu können.
davidzo schrieb:
Vorsicht mit Patenten. Die zeigen auch viele Lösungen die man zwar ausprobiert hat oder gerne hätte aber nicht so umsetzt hat.
Es sind die Patentanträge zu Hybrid Bonding und 3D V-Cache. Es gibt AFAIK keine anderen Patentanträge zu diesen Themen von AMD. Also entspricht das was in diesen Patentanträgen steht, dem was AMD umgesetzt hat.
Ob AMD die Lösung mit den Kupferpfeilern im Dummy Silzium jemals umsetzt ist in der Tat ungewiss.
In den Zeichnungen ist das Höhe Breite Verhältnis des Chipstacks massiv überhöht.
davidzo schrieb:
Genau, so sehe ich das auch. Wenn der Cache unten wäre, müsste der durchlöchert sein von Vias für Power für die Cores und ggf. auch das Infinity fabric. Ich gehe ja davon aus dass Anders als Zen3+4 die 64MB im Vcache DIE größer sind als die 32MB im Zen5 DIE,
Das ist doch genau die Aussage des Videos.
- Bei Zen 3 waren L3 Cache und Cache Chiplet praktisch gleich groß.
- Bei Zen 4 deckte das Cache Chiplet sowohl L3 als auch L2 Cache ab.
- Bei Zen 5 hat sich das Verhältnis von Cache und Kernen so drastisch geändert, dass das bisherige Cache-Chiplet auch große Teile der Integereinheiten der Kerne abdecken würde.
Das wäre mit Sicherheit problematisch.
davidzo schrieb:
also der Vcache-Die ungefähr dieselben Abmessungen hat wie der ganze CCD (in einem Prozess mit weniger Layern).
Da die Fläche des Zen 5 CCDs praktisch dieselbe ist, wie die des Zen 4 CCDs, ist das Cache Die immer noch deutlich kleiner als das CCD.
davidzo schrieb:
Wenn der Vcache Die dagegen kleiner ist als der CCD
Es ist unwahrscheinlich dass AMD das Cache Chiplets größer macht.
davidzo schrieb:
oder gar aus mehreren layern gestackt, dann hat man das Problem den Luftspalt mit Copper pillars oder c4bumps zu überbrücken, bzw. müsste man den Vcache wie eine Emibbrücke sonst vorher in das package einbringen.
OK, jetzt wird es wild. Du schmeißt hier Dinge zusammen, die nicht zusammengehören.
Gerade wenn der Cache aus mehreren gestapelten Dies bestehen sollte, wäre es von großem Vorteil, wenn der Cache-Stack, wie bisher auf der Rückseite des CCDs platziert wird. Genau aus diesem Grund zeigen alle Patentanträge von AMD mit einem Memory Stack, dass der Memory Stack auf der Rückseite des Base Dies sitzt.
Das Cache Chiplet war bisher immer kleiner als das CCD. Die freien Flächen wurden ganz einfach mit Silizium Blättchen abgedeckt. Es gibt keinen Grund dass AMD von diesem Vorgehen abrücken sollte. Es gibt keinen Grund warum AMD alles über den Haufen werden sollte und alles ganz anders als bisher aufziehen sollte.
Es gibt keinen Luftspalt. Weder zwischen den gestapelten Dies, noch zwischen Cache Chiplet und Dummy Silizium. Ein Luftspalt wo auch immer wäre fatal.
Siliziumbrücken, die Intel EMIB nennt, werden verwendet, um zwei horizontal nebeneinander angeordnete Dies zu verbinden. Den L3-Cache über Siliziumbrücken anzuschließen funktioniert nicht. Sam Naffziger hat auf der DAC im November 2021 explizit gesagt, dass ein so großer L3-Cache in einer Ebene nicht realisiert werden kann. Die daraus resultierende Verschlechterung der Latenzen würde den Zugewinn aus der Cache Größe praktisch egalisieren.
Die Siliziumbrücken sind im übrigen winzig. Sie belegen nur so viel Fläche auf beiden Dies wie sie für die Kontakte benötigen. Bei der Silzium Brücke im M1 Ultra ist der Pitch 25 x 35 µm. Der eigentliche Clou der Siliziumbrücken im Vergleich zum Silizium Interposer ist, dass die Siliziumbrücken weil sie so klein sind keine TSV benötigen. In einer Siliziumbrücke ist kein Platz für einen großen L3 Cache.
Hot Chips 33 Advanced Packaging Tutorial
Ein Interposer ergibt gar keinen Sinn. Ryzen und EPYC bei Zen 5 verwenden immer noch ein klassisches organisches Substrat. Das gilt unter Garanie auch für die Ryzen X3D und Turin X.
Microbumps bieten eine erheblich schlechtere elektrische Verbindung als die Kupfer zu Kupfer Kontakte die beim Hybrid Bonding entstehen. Mit Microbumps liese sich kein 3D V-Cache realisieren.
davidzo schrieb:
Egal welche Arts von Bumps zur Überbrückung das sind wäre eine silicon interposer sicher besser. Bumps erzeugen elektrischen Widerstand und parasitäre Kapazität, habe aber keine Ahnung ob das nennenswerte Auswirkungen auf die Taktbarkeit des IF oder einen nennenswerten vpltagedrop für die core power delivery hat.
Der L3 Cache kommt direkt auf die Rückseite des CCD. Wie bisher.
Es gibt keinen Grund für einen Interposer und keinen Grund für Siliziumbrücken.
davidzo schrieb:
Genau, das wurde im 3DC ja schon erwähnt, dass Mi300a ja dieselben Zen4 CCDs verwendet und die eben nicht direkt auf dem Package sitzen.
Das ist ein vollkommen anderen Systemaufbau. Was ich ja versucht habe zu erläutern.
davidzo schrieb:
Damit ist zumindest prinzipiell bewiesen dass schon Zen4 chiplets auch durch einen Base-DIE hindurch verdrahtet werden können und nicht nur für die Positionierung direkt auf Substrat gedacht sind.
Das beweißt rein gar nichts.
Das wäre für Ryzen und EPIC nur dann relevant wenn AMD die CCDs per Hybrid Bonding auf dem IOD stacken würde. Aber das ist reine Science Fiction.
Convert schrieb:
Es macht natürlich keinen Sinn nur den Cache unter das CCD zu packen. Wenn der Cache unten ist, dann müsste auch der I/O-Die teil des Base-Dies sein. Also im Prinzip so wie bei MI300. IO-Die und Cache im Base Die und die Chiplets werden oben drauf gepackt
Bei EPYC scheidet diese Lösung aus, weil man auf diese Art und Weise gar nicht alle CCDs mit dem IOD Verbinden kann.
Convert schrieb:
Aber für die aktuelle Generation glaube ich nicht an diese Lösung, weil bisher keiner in der Gerüchteküche über die Validierung eines neuen IO-Dies etwas geschrieben hat...
Zen 5 ist released bzw. angekündigt. Wir wissen, dass Ryzen und EPYC bei Zen 5 und Zen 4 gleich aufgebaut sind.
stefan92x schrieb:
Oder schlichtweg, dass man sich bei den Möglichkeiten beschränkt. Ich habe nie Meldungen über solche Chips gesehen, aber ich erinnere mich an einen BIOS-Screenshot von einer AMD-Referenzplattform, bei der man einstellen konnte, wie viele Layer V-Cache aktiv sein sollten (maximal vier waren möglich).
https://www.hardwareluxx.de/index.p...ssor-mit-gestapeltem-3d-v-cache-2-update.html
Die 4 Dies, die die Patente im Stack zeigen, müssen nichts mit den Plänen zu tun haben. Mit 4 Dies kann man verdeutlichen dass es beliebig viele Dies sein können.
stefan92x schrieb:
Die Kontrolllogik für alle diese Cache-Dies musste im CCD vorhanden sein, um das theoretisch zu ermöglichen. Wenn AMD festgestellt hat, dass es nicht (sinnvoll) ist, dass mit mehr als einem Cache-Die umzusetzen, konnten sie diesen Logik-Bereich massiv reduzieren (denn das senkt den unterstützten L3-Cache auf 96 MB, die wir ja tatsächlich sehen, von vorher maximal 288 MB - also auf nur noch ein Drittel).
Das könnte eine Erklärung sein. Allerdings passt eine Reduzierung von 24000 auf 9000 TSV nicht so richtig dazu.
Zudem erklärt dies nicht wieso die Schaltkreise bei den Signal TSVs nicht mehr da sind. Und außerdem sind die Strukturen die TSV sein sollen in den Reihen oben und unten ohne Abstand angeordnet. Dies ergäbe nur für GND und +UB Sinn und wäre eine komplett andere Vorgehensweise wie bei Zen 3 und Zen 4 bei denen die TSV mit Abtand plaziert werden.
Da sollte ein 18 Minuten Video deiner auch würdig sein.
