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NewsBackside Power Delivery: Auch Samsung setzt ab 2 nm auf neue Stromversorgung
Es ist neben Gate-All-Around (GAA) eine der großen kommenden Neuerungen: Backside Power Delivery. Alle drei Branchenriesen setzen auf die neue Stromversorgung der Transistoren, Intels Ankündigung erfolgte als erstes, im Frühjahr bestätigte TSMC den Einsatz zur Mitte des Jahrzehnts. Nun folgt auch Samsung.
Es wäre des Wettbewerbs wegen gut, wenn Samsung Schritt halten kann.
Gibt es denn eigentlich ne grobe Übersicht über Waferpreise in Abhängigkeit von der Fertigungstechnik? Ich hatte hier mal gelesen, dass heute sich da dinge verändert haben. Früher war ein neuer Prozess auch kostenmäßig gut, weil mehr Chips von einem Wafer genommen werden konnten, und weniger teures Material verbraucht wurde. Heute scheint es vor allem um die Fertigungstechnik zu gehen, die den Preis bestimmt und weniger die Chipgröße.
"Intel liebt es wie üblich, eigene Marketing-Begriffe für Standard-Technologien zu nutzen, am Ende steckt dahinter aber nichts anderes als ihre Version von Backside Power Delivery."
Naja, in dem Fall nicht wirklich: siehe erste Folie hier im Artikel:
Power Via ist schon die 2te Stufe der Backside Power Delivery, gewissermaßen besser, aber auch komplexer als die "Mindestanforderung". Intel will diese 2024 nutzen. TSMC will erstmal mit dem Buried Power Rail anfangen und das ganze 2 Jahre später. Aber wer jetzt im Endeffekt wirklich der erste ist, weiß keiner. FALLS alle sich an ihre Roadmaps halten könnten (bei Intels Track Record der letzten Jahre eher unwahrscheinlich) würde es für TSMC schon in 2 Jahren relativ bitter aussehen. Und die Zahlen für N2 sehen echt nicht berauschend aus.
Soso Intel der Ankündigungsweltmeister will es ab 2024 nutzen. Na da bin ich mal gespannt Nach den ganzen Fehlschlägen in den letzten 5 Jahren würde ich anstelle von Intel ein bisschen zurückhaltender und bescheidener auftreten. Wann war Intel eigentlich das letzte Mal Vorreiter bei irgendwas?
Du musst Dir ab Einführung des Produktionsprozesses 2nm die Haare färben, Dich beim Ministry of Silly Walks in London anmelden und Deine Kleidung auf links tragen. Dann erst kannst Du dir ein neues Netzteil kaufen und dann erst hat es keine Auswirkungen auf Dich.
Interessant das man auf die Idee nicht schon früher gekommen ist.
Scheint ja eine Lösung für bessere Flächenausnutzung zu sein, für höhere Dichte und störungsfreieres "Schalten".
Schön zu sehen, dass die Entwicklung voranschreitet. Für eine zeitnahe Präzisierung seitens TSMC auf welchen Wert bzw. Prozess sich die Effizienzsteigerung bezieht wäre ich dankbar - gerne auch dann per News-Update.
Du musst Dir ab Einführung des Produktionsprozesses 2nm die Haare färben, Dich beim Ministry of Silly Walks in London anmelden und Deine Kleidung auf links tragen. Dann erst kannst Du dir ein neues Netzteil kaufen und dann erst hat es keine Auswirkungen auf Dich.
Aber mal im Ernst, die Frage ist gar nicht so unberechtigt. Könnte sich dadurch Spannung oder Leistungsaufnahme in irgendeine Richtung verändern? Kann man das schon sagen, oder ist das bisher alles nur graue Theorie?
Ich verstehe nur nicht, warum man das nicht bisher schon gemacht hat. Es ist doch naheliegend, die Stromversorgung von unten anzugehen, weil es ein kürzerer Weg ist.
Klar, es mag komplexer sein (ich bin in Wafer Fertigung kein Experte), aber mir wurde beim Leiterplatten designen beigebracht, dass man die Leiterbahnen so kurz wie möglich halten soll. (Zumindest Stand meiner Ausbildung)
@jo89 mit dem Netzteil hat das natürlich nichts zu tun, das läuft ja alles auf mikroskopisch kleiner Ebene ab. Änderungen im Blick auf Leistungsaufnahme und Effizienz sollten aber extrem groß sein. Das hier wird allgemein als der nächste Gamechanger gehandelt, bringt wahrscheinlich mehr als der eigentliche Wechsel zu GAA. Hier im Artikel steht ja auch, dass Samsung von 44% Performance UND 30% Effizienz spricht. Der Punkt ist hier das und. Ein Fullnodeshrink bringt generell ca. 15-10% Performance ODER 30-40% Effizienz.
Änderungen im Blick auf Leistungsaufnahme und Effizienz sollten aber extrem groß sein. Das hier wird allgemein als der nächste Gamechanger gehandelt, bringt wahrscheinlich mehr als der eigentliche Wechsel zu GAA.
Woher hast du die Information? Aus dem Artikel geht doch nur hervor, dass das wohl eine notwendige Änderung der Struktur ist, um Chips weiter in die Höhe bauen zu können. Damit lässt sich erst einmal nur eine potentielle Verbesserung Transistordichte (also Transistoranzahl pro Fläche) ableiten. Allein anhand der Tatsache, ob die Spannungsversorgung auf Transistorebene von oben oder unten kommt, lässt sich für mich intuitiv keine Verbesserung der Leistungsaufnahme ableiten.
Ergänzung ()
Philste schrieb:
Hier im Artikel steht ja auch, dass Samsung von 44% Performance UND 30% Effizienz spricht. Der Punkt ist hier das und. Ein Fullnodeshrink bringt generell ca. 15-10% Performance ODER 30-40% Effizienz.
Ja, da steht aber auch, dass der Vergleichswert nicht klar ist. Ist doch klar, dass Performance und Effizienz bei weiteren Shrinks sich verbessern, aber ob das jetzt explizit an Backside Power Delivery liegt, würde ich bezweifeln. Möglicherweise lässt es ein paar Optimierungen zu, möglicherweise ist es einfach nur eine notwendige Voraussetzung für weitere Shrinks, weiß man alles nicht. Aber jetzt schon von "Gamechanger" bei einer einzelnen Maßnahme zu sprechen, halte ich für übertrieben.
@aspro "Auf der SEDEX 2022 in der vergangen Woche präsentierte Samsung seine ersten Ansätze, die natürlich in die gleiche Richtung gehen. Hierbei werden Zahlen genannt, die von bis zu 44 Prozent mehr Leistung und einer 30 Prozent gesteigerten Effizienz sprechen, wenn sie bei einem 2-nm-Prozess genutzt werden"
Ich finde den Artikel hier auch etwas missverständlich. Backside Power Delivery ist keine Bedingung für Stacking, AMD hat ja auch jetzt schon 3D Cache. Der Hauptpunkt ist, dass sich Power und Signal aktuell in die Quere kommen, wenn beides über die selbe Seite kommt. Umso kleiner die Strukturen, desto schlechter wird das ganze. Wenn man nun die Stromversorgung von der Rückseite bringt, sind diese Wechselwirkungen weg, man kann alles viel feiner Regeln. Das ist dann der Gamechanger. Die kleineren Zellen gibt's noch obendrauf.
Hier ein mMn besserer Artikel, über die großen Vorzüge:
"The net effect is a way to scale transistor size that doesn’t rely on EUV, and what’s more, this shrink will be the equivalent of 2 generations of EUV shrinkage."
"BS-PDN is such a big deal you might as well call this the extension beyond Gate All Around (GAA) to 1/2nm nodes. The roadmaps of both Intel and TSMC’s competitiveness hinge heavily on BS-PDN implementations. It’s not hyperbole to say the entire Intel turnaround hinges on this technology."
Backside Power Delivery ... da musste ich schon ja ein bisschen schmunzeln. Spannendes Thema, zu dem ich außer pubertärer Gedankengänge leider nichts beitragen kann. Außer, dass die Namensgebung entweder gewollt oder ungewollt so gewählt wurde. Beides äußerst amüsant