Notiz Fertigungsverfahren: TSMC setzt ab 2 nm auf Gate-all-around (GAA)

[smalM]

@andi_sco
Wegen völliger Unwirtschaftlichkeit stellt sich die Frage nicht.

Nein, das sind nur Marketingangaben zur Vergleichbarkeit mit älteren Prozessen. Hier mal eine (etwas ältere) Tabelle, die neuen Prozesse dürften etwas kleiner sein: [Tabelle]

Fin - Gate - M2
TSMC N5: 25nm - 48nm - 30nm
Samsung 5LPE: 27nm - 54nm - 36nm
Intel 10nm+: 34nm - 54nm - 44nm

Im 10++ kann Intel anscheinend tatsächlich einen Kontakt auf ein aktives Gate setzen (COAG), ohne daß dadurch der Chip den Bach runter geht, sodaß sich ihr 10nm so langsam der ursprünglich geplanten Dichte annähern dürfte.
TSMC und Samsung haben beide 6,0- und 7,5-Track Libraries (was 2P+2N Fins, bzw. 3P + 3N Fins pro Transistor bedeutet) im Portfolio, für Intel ist mir nur eine 6,18-Track Library bekannt.
Samsung will einen 5LPE mit 60nm Gate- und M2-Pitch für hochbelastete Designs anbieten. Klingt nach Grafikkarten mit ganz vielen Stromanschlüssen...

 

[deo]

und da ist Nvidia richtig paranoid (wie Apple).

Da geht es zu wie im früheren Pyramidenbau. Da wurden die Arbeiter mit verbundenen Augen von stummen Eunuchen in die Pyramide herein- und wieder herausgeführt.

 

[Marcel55]

Der Name des Fertigungsverfahren hat ja eh nix mehr mit der tatsächlichen Größe zu tun.
Eher eine Sache der Vermarktung.
Dennoch zeigt es dass Fortschritte gemacht werden. Finde ich spannend.

 

[Colindo]

Der Hauptgrund wieso EUV eingeführt wurde war ja eben die teuren Mehrfachbelichtungen der 14 bzw. 10nm Prozesse zu vermeiden.

Was den Stapel aus 3 GAA-Transistoren angeht hast du recht (danke fürs erinnern, warum der Schritt die Packdichte erhöht). Aber die Mehrfachbelichtungen kommen vom Multipatterning, was ein unabhängiger Prozessschritt für die extrafeine Linienbreite ist. Das kann in Zukunft wiederkommen und wäre zusätzlich zu allen anderen Maßnahmen, die zur Erhöhung der Transistordichte eingesetzt werden.

 

[Novasun]

@Cool Master Ich mag den Autor

Ich nicht

Ergänzung (21. September 2020)

Ja. ASML hat für die Entwicklungen die das Ermöglichen aber 2012 auch genug Milliarden von TSMC, Samsung und Intel im vorhinein bekommen.

@Colindo: ...aber ohne EUV bräuchten wir garnicht über GAA nachdenken weils nicht notwendig wäre.

Das ist nicht richtig. GAA funktioniert im Prinzip auch in größeren Strukturbreiten.

Ergänzung (21. September 2020)

Der Name des Fertigungsverfahren hat ja eh nix mehr mit der tatsächlichen Größe zu tun.
Eher eine Sache der Vermarktung.

Ja und nein. Denn die Bezeichnung haben was die Packdichte betrifft innerhalb eines Herstellers schon noch ne Aussage.
Und wenn AMD RDNA2 releast werden wir sehen was Samsungs 8nm im Vergleich zu TMSC 7nm plus (plus) Wert ist. Neben der Packdichte spielen ja auch andere Kenngrössen eine wichtige Rolle (Taktbarkeit/Energieeffiziens/Kosten - da erfahren wir mit am wenigsten)

 

[Piktogramm]

@Colindo
Für die Kosten ist es halbwegs egal wie sich die Belegung der Maschine begründet. Genauso wie die Anforderungen recht gleich sind was die Feinpositionierung angeht. Egal ob Multipattering oder mehrere Schichten im 5nm Prozess.

 

[latiose88]

Es wird wohl langfristig nicht das shrinken an sich ein Problem werden,wohl eher die kosten.Denn je kleiner das ganze wird,desto teurer wird es.Das es halt langfristig nicht gut gehen wird,kann man sich ja ausmahlen.Hieß ja auch das es sich ab einen gewissen Punkt die kosten einfach überprotional steigen.Ist nun die Frage sind AMD;Intel und Nvdia bereit diese zustätzlichen mehrkosten zu tragen oder sagen die ab einen gewissen Grad das es zu unrentabel ist.Darum versuchen ja alle immer weiter zu optmieren um die steigenden kosten entgegen zu wirken.Das klappt halt auch nicht ewig so weiter.Bin gespannt wie weit sie bereit dafür sind.Und auch für die Fertiger kann es irgendwann mal sich nicht mehr rentieren.Da geben diese also mit der Zeit die höheren Preise an die drei Hersteller weiter.DIese geben es dann an den Kunden.Irgendwann wollen die Käufer aber nicht mehr zahlen.Denn ich traue Wetten das es dann,diese CPU´s dann mit der Zeit wohl ebenso wegen sowas teurer werden.

 

[smalM]

@latiose88
Die Entwicklung hört auf, wenn es Apple zu teuer wird.

 

[TeeKay]

So könnte man auch mehr Leistung herauskitzeln,oder ist es doch nicht so einfach wie ich mir das so vorstelle?

Es ist nicht so einfach, wie du es dir vorstellst. Die Spezialeinheiten und Befehlssätze wurden schließlich eingeführt, um mehr Leistung bei rechenintensiven Aufgaben zu erhalten, ohne die Transistorzahl übermäßig zu erhöhen. Du schlägst nun vor, diese Einheiten zu entfernen, um vielleicht einen Kern mehr auf das Die zu bringen, der dann in den meisten Aufgaben trotzdem kaum Mehrleistung erreicht.

Inzwischen sind die Rechenkerne auf manchen Dies ohnehin nur noch von untergeordneter Bedeutung. Wenn du dir mal Tiger Lake anschaust, dann machen die Prozessorkerne nicht einmal die Hälfte der Fläche aus. Die Integration von immer mehr Aufgaben (= Transistoren für Spezialaufgaben) in das Prozessor-Die ist ja gerade Mittel der Wahl, um mehr Leistung zu erzielen, die durch einen Prozessorkern mehr nicht erzielt werden könnte.

https://www.computerbase.de/news/prozessoren/tiger-lake-h-cpu-kerne-gpu-einheiten.73568/#bilder

 

[Informant777]

Das kleinste Verfahren wäre dann ein Atom pro Gate. Mal gucken was die Zukunft so bringt.

 

[Skysurfa]

Es wird wohl langfristig nicht das shrinken an sich ein Problem werden,...

Irgendwann wird es pyhsikalisch nicht kleiner werden können. Da werden die Leckströme zu groß, weil der Transistor keine Sperrschicht mehr aufbauen kann.

 

[LamaMitHut]

Irgendwann wird es pyhsikalisch nicht kleiner werden können. Da werden die Leckströme zu groß, weil der Transistor keine Sperrschicht mehr aufbauen kann.

https://www.anandtech.com/show/16051/3dfabric-the-home-for-tsmc-2-5d-and-3d-stacking-roadmap

Dann geht es eben in die dritte Dimension.

 

[Skysurfa]

Das halte ich auch für einen sehr interessanten Ansatz. Leider befürchte ich, dass es richtig teuer werden wird.

 

[konkretor]

https://twitter.com/chiakokhua/status/1306437988801486848?s=20


Was aktuell ein Wafer kosten könnte. Mit solchen Zahlen muss man schon extrem aufpassen

 

[smalM]

Die Zahl für N5 ist deutlich höher als bisher bekannte Abschätzungen.
Wer immer das gemacht hat, der glaubt übrigens auch, daß er seinen fetten AI-Chip in N5 tatsächlich 1,8x dichter bekommt als in N7...