Bericht Chipfertigung: Innovationen gestern, heute und morgen

[PS828]

@Skysnake ändert aber nichts dran dass Zuleitungen in den meisten Fällen viel größer als andere Bereiche des Chips sind welche sicher produziert werden können.

Verbockt man also nicht komplett die Fertigung sind die Leitungen kein Problem.

Zur Verifizierung davon befinden sich Teststrukturen auf den Sägeflächen welche per nadel Direkt kontaktiert und geprüft werden können ob der Prozessschritt geklappt hat.

Kurz gesagt: die Leitungen sind keine üblichen Fehlerquellen und je weiter oben diese liegen desto größer sind die und desto unwarscheinlicher werden Fehler.

 

[Skysnake]

M0 ist ziemlich klein und auch Power/GND Leitungen müssen so weit runter. Da wird es schon SEHR eng.

Die Via Pads tun da schon sehr weh. Zudem gibt es nicht ohne Grund Desinrules für die maximale Leitungslänge in dem Bereich. Klar, weit oben ist alles ziemlich unproblematisch, außer das einem vielleicht der Platz ausgeht, aber ganz unten bis M3 (in65nm) ist das alles nicht so ein Thema. Wobei mit 28nm war auch da was los. Sich seine Zuleitungen weg zu brutzeln war da schon kein Problem mehr. Und das war kein FinFet, wo das Problem noch größer ist...

Und sagen wir mal so, ich verrate jetzt wahrscheinlich nicht zu viel, aber laut PDK können de Leitungen auf den unteresten Ebenen mehr Strom pro Fläche vertragen, wenn man die Fläche mitminimalen Traces voll ballert statt einfach eine durchgehende Leitung. Zudem ist dann di Uniformität auchnoch besser. Sprich die Probleme für Wires sind eigentlich identisch für Daten oder Power/GND. Außer das halt Power/GND eventuell noch alternative Pfade hat und Daten halt nicht.

 

[latiose88]

@Skysnake was hat es denn mit den 25 Corners, 21 und 20 sowie 4 nicht corner denn so aufsich? Was ist das etwa spannungs leitungen oder wie. Bitte genauer schreiben, bin so wie ich ein absoluter leie und verstwhe davon null.

 

[Skysnake]

Naja, 5 process corners, also slowslow typicaltypical fastfast slowfast und fastslow
Drei Spannungen 1.08 1.2 und 1.32 ( also die Target Spannung +-10%)
Drei Temperaturen 25, 75 und 125°C.

Das sind halt 5*3*3=45 Design corners. Ich habe mich da "nur" auf 25 beschränkt. Ich hab halt nur bei 75°C alle Processcorner simuliert, bei 25 und 125°C nur ein paar, weil das eh nicht mehr wirklich realistisch war für den speziellen Chip.

 

[SIR_Thomas_TMC]

@Skysnake
Bahnhof Bahnhof Bahnhof

 

[Skysnake]

Schau dir die links oben an. Die erklären recht viel. Ansonsten bei jedem neuen Begriff durch Google hangeln. Das sollte recht weit helfen.

Irgendwann geht es dann halt quasi nur noch über paper weiter. Da ist dann wegen der Bezahlschranke normal Schluss 🤮

 

[Colindo]

Ich finde, das erste Bild aus deinem Link zeigt es sehr gut. Die verschiedenen Bedingungen "Prozess", " Temperatur" und "Spannung" beeinflussen die Signalqualität. Im finalen Chip müssen deswegen alle drei Parameter in unterschiedlichen Kombinationen simuliert werden, um die Funktionsfähigkeit sicherzustellen. Du hast dich für 25 Kombinationen entschieden, von denen eine kritisch war.

 

[Skysnake]

Naja, kritisch waren von denen 4 bzw 5. Bei einer war klar, dass die Schaltung dann nie funktioniert.

 

[SXL3]

Hochachtung, Respekt und ein dickes Danke für deinen Top Bericht!

Ich bin seit über 17 Jahren aktiver und fast täglicher stiller Mitleser auf Computerbase,
dafür natürlich auch ein dickes Danke an das ganze Team. Alles Top, weiter so!

Dein Bericht war so interessant und verständlich, für mich als alter Bastler und Elektronik begeisterter Hase hat da wirklich alles gepasst.

Ich bin keiner der viel schreibt, aber nach 12 oder 13 Jahren wollte ich Dir die Ehre erweisen.

Danke!