e-Laurin schrieb:
Ich meinte, dass man das noch mehr auswälzt und auf die Spitze treibt...
...Ähnlich wie bei einer GPU, die im Prinzip aus tausenden parallel ansprechbaren Multiply-Add-Funktionseinheiten besteht, will ich statt einer ALU tausende Int-Add-, Int-Multiply-, etc. -Funktionseinheiten sehen.
Natürlich nur so weit, wie es Sinn ergibt.
Das Problem dabei ist dass der x86-Befehlssatz von Grund auf nicht auf hohe Parallisierbarkeit hin entwickelt wurde. In jedem Programmcode gibt es Abhängigkeiten. Diese Abhängigkeiten begrenzen die Parallelisierbarkeit.
Was nutzt es wenn man viele ALUs bei einer CPU hat aber diese nicht schnell genug mit Befehlen füttern kann? Dann sind die vielen ALUs nicht ausgelastet.
Die pro Thread-IPC bei x86 Code ist begrenzt. Deshalb versucht Intel es seit der zweiten Pentium-Generation (MMX!) mit Befehlssatzerweiterungen um die CPUs für spezielle Aufgaben (v.a. Multimedia-Daten) schneller zu machen.
Beim eigentlichen x86 Code ist praktisch kaum noch eine Erhöhung der "pro Thread IPC" möglich. Code-Abhängigkeiten! Weshalb Intel die Recheneinheiten mittels SMT (namentlich Hyperthreading) noch besser auslastet.
Intel fokusiert die Entwicklung deshalb auf solche Dinge wie AVX u. Befehlssatzerweiterungen für spezielle Aufgaben (z.B. AES, SHA Beschleunigung), da die CPUs immer mehr multimediale Daten verarbeiten u. Sicherheit ein großes Thema ist.
Es gibt da mehrere Grenzen:
* Strukturverkleinerungen müssen sich ökonomisch für den Hersteller rechnen. Was nutzt es wenn die Technologie um kleinere Strukturen herzustellen überproportional kostspielig ist u. der Nutzen relativ gering im Vergleich dazu?
* Grenzen der Parallelisierbarkeit des Programmcodes
Komplexer aufgebaute Chips die kaum schneller laufen. Aufgrund Amdahls Gesetz skaliert Programmcode nicht linear mit der Anzahl der CPU-Kerne
* Taktfrequenz
Bei höheren Taktfrequenzen steigen Stromfluß und Abwärme bei den Chips.
Was bleibt? Umstieg auf neuere Materialien die höhere Taktfrequenzen erlauben halte ich für eine Option. Die CMOS-Technologie dürfte tatsächlich in 7 bis 8 Jahren technisch ausgereizt sein.
Wobei 5 nm tatsächlich nur noch 20 Atomlagen entsprechen. 4 Atomlagen Silizium entsprechen etwa 1 nm im Kristallgitter.
Ab 10 nm Strukturen müssen die Hersteller auf EVU Lithografie umstellen, aber das ist eine sehr große technische Herausforderung – Massenfertigung von Chips mit EVU Lithografie.
Intel treibt einen exorbitanten(!) Aufwand um Chips mit 14 nm Strukturen mit derzeit üblichen Belichtungsmaschinen hinzubekommen.