News Fabrikneubau Fab38/48: Israels Milliarden-Subventionen bringen Intel-Aktie Jahreshoch

[ETI1120]

Ich finde die Darstellung ganz witzig, dass es Pat Gelsinger als Auszeichnung empfindet, dass TSMC in der Quartalstelefonkonferenz auf Intel einging.

Aus dem Transscript übersetzt mit DeepL:
Ende des Eingangs-Statements von C.C Wei
...

Außerdem beginnen mit der zunehmenden Komplexität der Prozesstechnologie auch die Vorlaufzeit und die Zusammenarbeit mit den Kunden viel früher. Infolgedessen beobachten wir ein starkes Kundeninteresse und -engagement an unserer N2-Technologie, das ähnlich groß oder größer ist als das an der N3-Technologie in einem ähnlichen Stadium, sowohl bei HPC- als auch bei Smartphone-Anwendungen.​

Unsere 2-Nanometer-Technologie wird bei ihrer Einführung im Jahr 2025 die fortschrittlichste Halbleitertechnologie der Branche sein, sowohl was die Dichte als auch die Energieeffizienz betrifft. Die Entwicklung unserer N2-Technologie macht gute Fortschritte und ist auf dem besten Weg, 2025 in Serie zu gehen. Unser N2 wird eine Nanosheet Transistorstruktur verwenden, die sich durch eine hervorragende Leistungseffizienz auszeichnet. N2 wird die Vorteile von Leistung und Stromverbrauch eines ganzen Nodes bieten, um dem Bedarf an energieeffizientem Computing gerecht zu werden.​

Als Teil der N2-Technologieplattform haben wir auch eine N2-Lösung mit Backside Power Rail entwickelt, die sich bestens für HPC-Anwendungen eignet. Wir sind Wir gehen davon aus, dass Backside Power Rail in der zweiten Hälfte des Jahres 2025 für Kunden verfügbar sein wird und 2026 in Produktion geht. Mit unserer Strategie der kontinuierlichen Weiterentwicklung werden N2 und sein Derivat unsere Technologieführerschaft auch in Zukunft weiter ausbauen.​

Gokul Hariharan - JPMorgan Chase & Co, Research Division - MD, Co-Head of Asia TMT Research, Head of Taiwan Equity Research & Senior Tech Analyst​

Herzlichen Glückwunsch zu diesem großartigen Ergebnis und vielen Dank für die Einzelheiten zu N3 und N2. Meine erste Frage bezieht sich auf die Technologieführerschaft. Wenn man bedenkt, dass wir in den letzten Monaten viele wettbewerbsorientierte Aussagen von Ihrem US-amerikanischen IDM-Konkurrenten/Kunden gehört haben, scheint Intel zu glauben, dass sie im Jahr Technologie- oder Prozesstechnologieführerschaft im Jahr 2025 haben.​

...​

...

C. C. Wei - Taiwan Semiconductor Manufacturing Company Limited - CEO​

Nun, Gokul, hier ist C. C. Wei. Lassen Sie mich Ihre Frage mit einer sehr einfachen Antwort beantworten: Nein, aber ich werde mich ein wenig länger fassen. Wir unterschätzen keinen unserer Wettbewerber und nehmen sie auch nicht auf die leichte Schulter. Allerdings zeigt unsere interne Bewertung, dass unsere N3P-Technologie - ich wiederhole: die N3P-Technologie - vergleichbare PPA-Werte wie die 18A-Technologie meines Konkurrenten aufweist, allerdings mit einer früheren Markteinführungszeit, einer besseren technologischen Reife und viel besseren Kosten.​

Lassen Sie mich noch einmal wiederholen, dass unsere 2-Nanometer-Technologie ohne Backside Power fortschrittlicher ist als N3P und 18A und die fortschrittlichste Technologie der Halbleiterindustrie sein wird, wenn sie 2025 eingeführt wird. Beantwortet das Ihre Frage, Gokul?​

C.C. Wei hat die Technologieführerschaft von TSMC für das Jahr 2025 und darüber hinaus angekündigt. Das hat wohl die Frage provoziert, ob TSMC dem zustimmt, dass Intel 2025 die Technologieführerschaft haben wird. C. C. Wei hatte keine andere Wahl als zu antworten und dabei auf Intel einzugehen.

C.C. Wei hat die Frage nach Technologieführerschaft kurz verneint und dann ziemlich deutlich nachgelegt.

Als Antwort darauf hat Pat Gelsinger gesagt dass es unklar sei welcher Transistor besser sei aber Intel habe einen jahrelangen Vorsprung bei Backside Power Dilivery. Erstens hat C.C. Wei Backside Power Delivery in seiner Antwort mit ausdrücklich mit einbezogen. Zweitens kommt Backside Power Delivery bei TSMC mit N2P. Dies bringt laut TSMC 10 ... 12 % bessere Performance und 10 ... 15 % Flächenreduktion.

TSMC bleibt seiner Strategie treu kleine Schritte zu machen. Backside Power Delivery wird teuer. Also wird es Kunden geben die auf N2 setzen und auf N2P ersetzen.

Und noch eine Anmerkung Ende der 90er wurde die Dot.com Firmen dafür gefeiert, Geld auszugeben. Niemand hat eine Zeitlang interessiert ob die Ausgaben sinnvoll waren oder nicht. Hauptsache es wird Geld ausgegeben. Das hat sich damals mit der Pleite von Boo.com schlagartig geändert. Die Kurse fielen danach noch schneller als sie nach oben gingen.

Die Frage ist welche der ganzen angekündigten Fabs tatsächlich in Betrieb gehen. Ich meine damit nicht nur Intel. Die Fabs wurden geplant, als man das Lineal an den Umsatzzahlen von 2019 und 2020 angelegt hat.

 

[Philste]

C.C. Wei hat die Frage nach Technologieführerschaft kurz verneint und dann ziemlich deutlich nachgelegt.

Wobei ich das nicht so eindeutig sehe. N2 soll in H2 2025 in Produktion gehen, dass wäre dann auf dem Papier 3 Jahre nach N3B, denn der Prozess ist zumindest offiziell noch in 2022 in Produktion gegangen. Das erste Produkt kam erst im Herbst mit dem Apple A17 und der technische Zustand ist das erste mal seit Jahren bei einem TSMC-Prozess fragwürdig.

Von N3E weiß man noch nichts, außer dass Mediatek schon einen Tapeout hatte und AMD wahrscheinlich ZEN5c fertigen lässt. Also Produkte frühestens Mitte 2024. Also der Logik nach wäre N3P dann Anfang/Mitte 2025 beim Endkunden. Intel behauptet 18A wäre in 2024H2 "production ready". Nehmen wir Intel 4 als Maßstab würde das erste Produkte Ende 2025 bedeuten. Bei N2 redet TSMC von 2025H2, würde dann wahrscheinlich im Herbst 2026 im A20 bei Apple kommen. Von daher wäre 18A zeitlich näher an N3P als an N2.

Leistungsmäßig ist mir das alles noch zu diffus, wobei ich einfach mal N3P<18A<N2 raten würde. Allerdings wird N2 auch nicht so der Kracher sein. TSMC spricht aktuell von >1.15 Dichte im Vergleich zu N3E. Und N3E ist ja schon von Dichte und Pitches her ein halber Schritt zurück im Vergleich zu N3E. N2 wäre also von der Dichte her vielleicht 1.05× N3E. Habe sogar mal irgendwo gelese, dass es Gerüchte gäbe, es wäre ähnlich wie bei N16, der eine FINFET-Version von N20 war, eine GAAFET-Version von N3.

Wenn ich also N3P<18A<N2 schreibe, müssen dass keine Reisen Lücken sein. Das wird sich alles auf ungefähr demselben Leistungsniveau bewegen, nur hat Intel eventuell einen Dichtevorteil mit BSPDN.

 

[DevPandi]

Ich finde die Darstellung ganz witzig, dass es Pat Gelsinger als Auszeichnung empfindet, dass TSMC in der Quartalstelefonkonferenz auf Intel einging.

Im Endeffekt ist das garnicht so witzig, sondern einfach nur das übliche Gebaren von Firmen.

Natürlich muss Pat Gelsinger sagen, dass sie 2025 die "Führung" wieder haben und natürlich muss C.C. Wei das dann auch wieder einkassieren und sagen, dass das nicht stimmt und man die Führung behält und ausbauen wird.

Am Ende sind das einfach die üblichen Aussagen, die man für die Investoren und Analysten tätigt.

Wobei ich das nicht so eindeutig sehe.

Im Endeffekt kann bereits ein kleiner Fehler bei TSMC ausreichend sein, dass Intel wieder vorne liegt ab 2025, genauso könnten Fehler bei TSMC und Intel dafür sorgen, dass Samsung vorne liegt plötzlich.

Man wird die Prozesse abwarten müssen und die erste Produkte, dann kann man ein Fazit ziehen, bisdahin: Viel heiße Luft.

 

[ETI1120]

Das Problem ist wir haben hier Aussagen von Firmenvertretern. Lügen dürfen sie nicht in öffentlichen Statements, irren ist jedoch menschlich. Das gibt Ihnen ein bisschen Spielraum beim Dehnen der Wahrheit. Also muss man alles mit Vorsicht betrachten.

In den letzten Jahren die Angaben zur Roadmap von TSMC erheblich zuverlässiger als die von Intel. Es ist auch logisch warum, denn TSMC macht Zusagen an Kunden und die müssen zu dem passen das TSMC öffentlich erzählt.

Wobei ich das nicht so eindeutig sehe. N2 soll in H2 2025 in Produktion gehen, dass wäre dann auf dem Papier 3 Jahre nach N3B, denn der Prozess ist zumindest offiziell noch in 2022 in Produktion gegangen.

Wo hast Du H2 2025 her?

TSMC sagt HVM in 2025. In mehreren Telefonkonferenzen hat C.C. Wei gesagt, dass TSMC in 2025 Umsatz mit N2 erwarten. In der letztenTelefonkonferenz hat C.C, Wei gesagt, dass es von der Produktplanung der Kunden abhängt, wann wie viel Umsatz bei TSMC anfällt.

Das erste Produkt kam erst im Herbst mit dem Apple A17 und der technische Zustand ist das erste mal seit Jahren bei einem TSMC-Prozess fragwürdig.

Sah das nicht beim M3 besser aus?

Aber Apple ist sehr schwer zu beurteilen, da ich nicht so recht einschätzen kann was da vorging. Gingen die CPU Entwickler weil Apple die CPU-Entwicklung praktisch eingefroren hat, oder ist die CPU-Entwicklung so schleppend weil die Entwickler gingen.

Von N3E weiß man noch nichts, außer dass Mediatek schon einen Tapeout hatte und AMD wahrscheinlich ZEN5c fertigen lässt.

Man weiß eine ganze Menge von N3E. Ich würde sagen erheblich mehr als zu den anderen Prozessen.

Aber welche Kunden mit welchen Node produzieren erfährt man in der Regel erst beim Launch der Produkte. Und welche Prozesse des Node verwendet werden, erfährt man es nur selten. Und da die großen Kunden eigene Anpassungen bekommen, spielt der Name des Prozesses sowie keine Rolle.

Die Meldung von MediaTek war nichts als ein peinlicher PR-Stunt. Vor allem waren sie so blöd dazuzusagen wann die Produkte tatsächlich auf den Markt kommen, 1 Jahr nach Apple. Und trotzdem haben etliche Websites dies als Erfolgsmeldung weiter verbreitet.

AMD hat gesagt, dass sie Zen 5 in 4 nm und 3 nm fertigen lassen. AMD hat nicht gesagt welche Dies in 4 nm und 3 nm kommen. Lassen wir uns überraschen. Die CCDs von AMD sind so klein, dass sie für einen frühen Einstieg in den Prozess geradezu prädestiniert sind. CPUs profitieren wie GPUs massiv von neuen Nodes. Entweder ist der Prozess sein Geld wert, und dann wäre es IMO ein schwerer Fehler von AMD nicht beide Zen 5 CCDs in N3E zu fertigen. Oder der Prozess ist sein Geld nicht wert, dann wäre es IMO besser zu warten.

Also Produkte frühestens Mitte 2024.

Sehe ich ebenso.

Ich bin gespannt wie sich TSMC in der Telefonkonferenz zum Quartal 4 2023 zu N3E äußert. Alles außer "N3E ist in HVM" wäre ein herber Rückschlag.

Also der Logik nach wäre N3P dann Anfang/Mitte 2025 beim Endkunden. Intel behauptet 18A wäre in 2024H2 "production ready".

Wann war Intel 4 production ready? Wann ist das erste Produkt erschienen?

Nehmen wir Intel 4 als Maßstab würde das erste Produkte Ende 2025 bedeuten.

Eben. Es kann bei 18 A besser sein. Es muss bei 18A besser sein, wenn sie vor TSMC N2 sein wollen.

Bei N2 redet TSMC von 2025H2, würde dann wahrscheinlich im Herbst 2026 im A20 bei Apple kommen.

TSMC hat nicht vom 2. Halbjahr 2025 geredet, sondern die Aussage ist HVM 2025.

Und wenn Du das Statement in meinem obigen Post aufmerksam liest, bemerkst Du, dass C.C. Wei davon redet dass die Version von N2 mit Backside Power Delivery in der 2. Hälfte 2025 für die Kunden verfügbar ist und 2026 in Produktion geht. Was immer er genau mit für die Kunden verfügbar und Produktion meint.

N2 ohne Backside Power Delivery ist früher dran.

Von daher wäre 18A zeitlich näher an N3P als an N2.

Wenn Intel im 2. Halbjahr 2024 tatsächlich mit der HVM loslegt ja.
Wenn es so laufen sollte wie bei Intel 4 reicht es nicht. Da hat Intel im Herbst verkündet dass Intel 4 Ready for Production sei. In der Pressekonferenz zum Q2 2023 hat Pat Gelsinger erzählt dass die HVM von Intel 4 begonnen hat. Im Oktober 2023 schmeißt Intel ein großes Event und feiert nochmal den Start der HVM.

Man benötigt eben die Fertigungsanlagen, um auch eine HVM starten zu können. Das sollte bei 18A besser laufen. Auf der anderen Seite zeigt es, dass Pat Gelsinger ein Schwätzer ist.

Das hat TSMC im Frühjahr 2023 als Roadmap präsentiert:

https://semiwiki.com/semiconductor-...america-technology-symposium-overview-part-1/

N3P und N2 liegen nicht so weit auseinander. Beide sind 2025 in HVM. N3P soll in der zweiten Jahreshälfte 2024 starten und N2 in 2025.

Für TSMC N2 gibt es einen einzigen Meilenstein der zählt, startet die HVM von N2 rechtzeitig für das Iphone des Jahrgangs 2025 oder nicht.

Ab 2026 löst N3P N4P als Mainstreamprozess für neue Designs ab.

Mein Verständnis ist das folgende:

• Wer mit seinen Produkten 3 nm will und Mitte 2024 bis Mitte 2025 auf den Markt will nimmt N3E
• Wer mit seinen Produkte 3 nm will und ab Mitte 2025 auf den Markt will nimmt N3P
• Später kommt noch N3X, aber das ist nur für Produkte interessant, die auf maximale Performance aus sind und dafür eine höhere überproportional höhere Power akzeptieren. Das sind Nischenprodukte.
• Wenn es so läuft wie bisher, beginnt Apple als erster Kunde mit N2. Wenn TSMC den Meilenstein Apple Iphone für 2025 reißt, bekommt TSMC IMO größere Probleme. Welches Produkt von Apple kommt dann? Iphone für 2026 oder gibt es davor noch eine neue M-Generation?

2022 bei der Vorstellung von N3E und N2 hat TSMC folgendes Diagramm präsentiert:

https://semiwiki.com/semiconductor-...posium-review-process-technology-development/

Prozesse kann man nur anhand von Kennlinien vergleichen. Meist werden aber nur jeweils ein Wert für Performancesteigerung bei gleicher Power und ein Wert für Powerreduktion bei gleicher Performance angegeben. In der Regel wird nicht gesagt für welcher Spannung diese Werte gelten. Oder gelten sie überhaupt für dieselbe Spannung? Nur in Ausnahmefällen wird erwähnt, ob die HP- oder HDLibs verglichen werden.

Wie oben schön zu sehen ist, ergeben sich für 0,55 V und 0,75 V ganz andere %-Werte für die Frequenzsteigerung bei gleicher Power. Aber auch die Powerreduktion bei gleicher Power unterscheidet sich leicht.

2023 hat TSMC für einen Arm 715 CPU Kern bei 0,9 V für die Veränderung von N3E 2-1 zu N2 folgendes angeben:

• 13 % mehr Performance bei gleicher Power
• 33 % weniger Power bei gleicher Performance

Von der Tendenz her könnte es zur obigen Kurve passen. Aber genaues weiß man nicht.
Die die es wissen müssen, die Kunden, bekommen erheblich mehr Infos als wir zu sehen.

In der Pressemitteilung vom 17. Juni 2022 gibt TSMC folgendes für N2 bezogen auf N3E an:

• 10 ... 12 % mehr Frequenz bei gleicher Power
• 25 ... 30 % weniger Power bei gleicher Frequenz

Wie üblich gibt es keine Angaben dazu für welche Spannung und für welche Lib diese Werte gelten.

Leistungsmäßig ist mir das alles noch zu diffus, wobei ich einfach mal N3P<18A<N2 raten würde.

Es ist doch egal was Du räts.

C.C. Wei hat sich aus dem Fenster gelehnt und gesagt, dass wenn man PPA betrachtet N3P und 18A vergleichbar sind. N2 soll bei PPA besser sein und dann kommt 2026 noch N2P mit Backside Power Delivery.

Die Antwort von Pat Gelsinger fand ich in Anbetracht der Sprüche, die er vorher geklopft hat, ziemlich zahm.

Egal was für Sprüche geklopft werden, die Produkte werden zeigen, was Sache ist.

Allerdings wird N2 auch nicht so der Kracher sein. TSMC spricht aktuell von >1.15 Dichte im Vergleich zu N3E.

Dir ist schon klar dass bei den 1,15 Logik, SRAM und IO eingehen? Bei der ersten Vorstellung von N2 waren es übrigens 1,1.

Die Skalierung von Logik liegt deutlich über den 1,15, erreicht aber nicht die Werte von früheren Nodes.
Erst N2P wird eine halbwegs passable Dichtesteigerung der Logik bringen. TSMC hat aber beschlossen Schrittweise vorzugehen. D. h. GAA-FET in HVM bringen und dann GAA-FET+BSPD in HVM bringen.

Und N3E ist ja schon von Dichte und Pitches her ein halber Schritt zurück im Vergleich zu N3E. N2 wäre also von der Dichte her vielleicht 1.05× N3E.

Du hast 2 "E" zuviel.

Laut Folien von TSMC die WikiChip zeigt, hat für Logik

• N3 eine 1,7 Mal höhere Dichte als N5
• N3E eine 1,6 Mal höhere Dichte als N5.

N3E 2-2 Fin legt aber deutlich bei Performance (23 % vs 11%) zu und büsst etwas Powerreduktion (-22 % vs -27 %) ein. Aber wie üblich gibt es keinen Hinweis für welche Spannung diese Werten gelten. Der entscheidende Punkt ist aber dass N3E gegenüber N3 weniger Masken benötigt. Somit ist der Prozesse billiger.

Habe sogar mal irgendwo gelese, dass es Gerüchte gäbe, es wäre ähnlich wie bei N16, der eine FINFET-Version von N20 war, eine GAAFET-Version von N3.

Das blöde ist, dass von den modernen Nodes kaum Pitches bekannt gegeben werden. Und Tech Insight, die das nachmessen, leben davon diese Infos zu verkaufen.

Die Zeit in der der Metal Pitch schrumpft nähert sich dem Ende. Das zeigt schon die Potential RoadMap Extension von IMEC.

Die ältere Version der Potntial Roadmap Extension (oben) hat sogar denselben Metal Pitch für N3 und N2.


AFAIU ist einer der weiteren Vorteile von Backside Power Delivery, dass durch das Aufteilen von Datenleitungen und Leitungen zur Stromversorgung auf verschiedene Seiten des Wafers, der Metal Pitch relaxed werden kann.

Wenn ich also N3P<18A<N2 schreibe, müssen dass keine Reisen Lücken sein. Das wird sich alles auf ungefähr demselben Leistungsniveau bewegen, nur hat Intel eventuell einen Dichtevorteil mit BSPDN.

Und genau diesen Punkt bestreitet C.C. Wei. Sowohl für N3P und erst recht für N2.

 

[ETI1120]

Im Endeffekt ist das garnicht so witzig, sondern einfach nur das übliche Gebaren von Firmen.

C.C. Wei hat nicht über Intel geredet, sondern er wurde explizit zu Intel gefragt und hat geantwortet.
Das sind zwei komplett verschiedene Sachverhalte. Das meinte ich mit witzig.

Ebenso witzig ist dass Pat Gelsinger mit seiner Darstellung, einräumt der Underdog zu sein. Ich habe noch vermisst, dass er sagt, dass TSMC nur Glück hatte.

Natürlich muss Pat Gelsinger sagen, dass sie 2025 die "Führung" wieder haben und natürlich muss C.C. Wei das dann auch wieder einkassieren und sagen, dass das nicht stimmt und man die Führung behält und ausbauen wird.

Aber dann wurde C.C.Wei zu Intel gefragt und hat nachgelegt.

Und sich ziemlich weit aus dem Fenster gelehnt. Seine Aussage war nicht nur TSMC N2 ist von PPA besser als 18A, seine Aussage war, dass 18A inklusive Backside Power von der PPA vergleichbar mit N3P ist. Er hat damit 18A in den 3 nm Node eingeordnet.

Er wird an dieser Aussage gemessen werden.

Am Ende sind das einfach die üblichen Aussagen, die man für die Investoren und Analysten tätigt.

Die Replik von Pat Gelsinger war etwas lahm.

Im Endeffekt kann bereits ein kleiner Fehler bei TSMC ausreichend sein, dass Intel wieder vorne liegt ab 2025, genauso könnten Fehler bei TSMC und Intel dafür sorgen, dass Samsung vorne liegt plötzlich.

Einen Prozess nicht HVM-reif zu bekommen hat so manches Unternehmen ruiniert.

TSMC liegt bisher vorne, weil sie die Risiken minimieren. Trotzdem kann etwas schiefgehen.

Damit Samsung vorne liegt, müssen Intel und TSMC mit Vollgas gegen die Wand fahren.

Man wird die Prozesse abwarten müssen und die erste Produkte, dann kann man ein Fazit ziehen, bisdahin: Viel heiße Luft.

Für uns Endverbraucher im Prinzip ja. Falls Apple das IPhone-SoC des Jahrgangs 2025 nicht mit N2 fertigen lässt, kommt dies viel früher an die Öffentlichkeit.

Die Halbleiterhersteller die 2025/2026 ihre Produkte rausbringen wollen, wissen deutlich mehr über die Prozesse. Und die verlassen sich darauf, dass die Daten von TSMC für N2 stimmen. Wenn noch kein Kunde von TSMC mit dem Chipdesign für N2 begonnen hat, wird es eng mit 2025.

Wenn C.C. Wei der Öffentlichkeit etwas ganz anderes erzählt als Halbleiterherstellern, bemerken dies seine Kunden. Das wäre nicht gut für TSMC.