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NewsForschung: Erster 3-nm-Testchip feiert sein Tape Out
Die Forscher von IMEC haben zusammen mit den Spezialisten für modernste Halbleitersysteme Cadence erfolgreich einen ersten 64-Bit-Prozessor in 3 nm entwickelt. Dabei kam sowohl die neue EUV-Lithografie zum Einsatz als auch das klassische Immersionsverfahren mit 193-nm-Lichtquelle.
Kann mir vielleicht jemand sagen, was genau da 3nm groß ist? Bzw. was z.B. bei einem 14nm Intel Chip wirklich 14nm groß ist? Oder wie kommt diese Zahl zustande?
Ich frag mich ob das noch Sinn macht n Stromsparmaßnahmen oder an mehr Leistung etc. und dazu noch die Leaks wie groß die Fehlerrate in der Produktion ist.
Kann mir vielleicht jemand sagen, was genau da 3nm groß ist? Bzw. was z.B. bei einem 14nm Intel Chip wirklich 14nm groß ist? Oder wie kommt diese Zahl zustande?
Ich bin mal gespannt, ob wir in den nächsten Jahr(zehnt)en auch die Belichtung mit Röntgenstrahlung erleben.
Wobei, da sind wir doch schon bei der Größe von Silizium Atomen (0,11nm).
Ich befürchte so langsam sind wir am Ende der Fahnenstange.
Wenn wir von Silizium wegkommen dann wirds spannend. Früher waren das riesen Sprünge von 130nm > 90nm > 65nm > 45nm > ... aber jetzt sehe ich langsam das Ende von Silizium.
Mit dem Ende des Siliziums werden wir uns wohl immer mehr in Richtung Quantencomputer bewegen.
Dort sind wohl Sprünge in Form von steigender Anzahl an Qubits pro Chip zu erwarten.
Oder werden die nie alltagstauglich?
Vielleicht stapeln wir auch einfach die Chips in die Höhe. Problem ist dann vielmehr die Kühlung - vielleicht mini heatpipes zwischen den Chip lagen.
Das ist toll für alle Anwendungen die sich parallelisieren lassen. Die Singlecore Leistung, die derzeit verfügbar ist, sollte für die meisten Single core Anwendung eigentlich reichen.
Wow, diese Strukturgrößen sind schon verrückt. Eins der wichtigsten Metalle bei Chips, das Silizium, hat einen Atomdurchmesser (wenn man sowas überhaupt sinnvoll ermitteln kann) von ~0,3nm. Wenn man nun eine Schaltung aufbauen möchte (Transistor) und vielleicht noch für ein wenig Isolation zwischen den elementaren Bauteilen, dann bleibt da nicht mehr viel übrig - ausgehend von einer Strukturgröße bei 3nm (und dabei ist es nun egal, auf was sich diese "Größe mit 3nm" nun bezieht).
Deshalb steht bei den großen Foundrys ab der 7-nm-Technologie ein Mischbetrieb auf dem Programm: Die Grundlage ist noch immer die Immersionslithografie, aber einzelne der 11, 12, 14 oder gar 17 Metallschichten moderner CPUs sollen mittels EUV belichtet werden.
Am dringlichsten ist anfangs wohl der Bedarf für die dazwischenliegenden Schichten, also die senkrecht verlaufenden Leiterbahnen und Verbindungen. Dazu werden sich dann wohl die ersten 2 Metallschichten gesellen.
Volker schrieb:
Der 3-nm-Testchip kam im Metal Layer auf einen Pitch von 21 nm (Abstand der Schichten).
Für einen Metal Pitch von 21nm wird wohl noch irgendwas Nettes erfunden werden müssen...
Der Metal Pitch ist der Abstand der Leiterbahnen der Metallebene 1 (von Mitte zu Mitte gemessen). Das ist durch die gelben Punkte neben den Transistorzellen angedeutet (im Bild "Cell library scaling").
Die Node-Namen sind Foundry-Nodes, die Pitch- und Trackangaben sind das, was IMEC in etwa erwartet, aber bei 7nm (10nm Intel) wird vorerst nur TSMC 6T-Libraries einsetzten und das auch nur für SoC-Prozesse. Die Leistungsvarianten werden 7,5T haben (GloFo, Samsung, TSMC), bzw. 7,56T (Intel).
Es sieht übrigens so aus, als wurden für das Layout FinFET-Transistoren benutzt. Das wird in Wirklichkeit bei 3nm nicht mehr gehen, die Hersteller werden GaaFET einsetzten.
Ich bin mal gespannt, ob wir in den nächsten Jahr(zehnt)en auch die Belichtung mit Röntgenstrahlung erleben.
Wobei, da sind wir doch schon bei der Größe von Silizium Atomen (0,11nm).
Ich befürchte so langsam sind wir am Ende der Fahnenstange.
Es gibt ja bereits erste Forschungen in andere Richtungen, z.B. hat IBM Chips auf Basis einer Silizium-Germanium-Legierung vorgestellt, längerfristige Forschungen gehen in Richtung Kohlenstoff Nanoröhrchen
aklaa schrieb:
Wenn wir von Silizium wegkommen dann wirds spannend. Früher waren das riesen Sprünge von 130nm > 90nm > 65nm > 45nm > ... aber jetzt sehe ich langsam das Ende von Silizium.
Also rein von der Prozentualen Werten ist der Sprung von 130 auf 90 nm auch nicht viel größer, als von 14 auf 10 ^^
Aber schon lange sind das eh nur Marketingbegriffe und sie geben eher die Generation an chips an und keine echten strukturbreiten. Das sieht man besonders, wenn man mal aktuelle Fertigungen vergleicht und sieht, wie extrem unterschiedlich sie sind. Intels 14nm++ ist beispielsweise etwas ganz anderes als GF 14nm. Alles nur marketing
Hutzelbart schrieb:
Mit dem Ende des Siliziums werden wir uns wohl immer mehr in Richtung Quantencomputer bewegen.
Dort sind wohl Sprünge in Form von steigender Anzahl an Qubits pro Chip zu erwarten.
Oder werden die nie alltagstauglich?
Also zumindest die aktuellen Quantencomputer Konzepte ließen sich wohl kaum in eine alltagstaugliche Form bringen, alleine die Nötige Temperatur ist ein riesen Hindernis, Quantencomputer arbeiten nahe dem absoluten Nullpunkts (etwa -273 Grad Celsius). Es ist eh sehr fraglich, ob Quantencomputer überhaupt je klassische Computer ersetzen werden.
Faust2011 schrieb:
Eins der wichtigsten Metalle bei Chips, das Silizium, hat einen Atomdurchmesser(...)
Unwahrschein und blöd nur das klassische Turing Maschinen Algorithmen auf Quantencomputer (sicherlich) nicht schneller ausgeführt werden können.
Ergänzung ()
Shoryuken94 schrieb:
Also zumindest die aktuellen Quantencomputer Konzepte ließen sich wohl kaum in eine alltagstaugliche Form bringen, alleine die Nötige Temperatur ist ein riesen Hindernis, Quantencomputer arbeiten nahe dem absoluten Nullpunkts (etwa -273 Grad Celsius).
Von 14nm zu 14nm++ mußte Intel den Contacted Gate Pitch deutlich zurücknehmen. Betrachtet man eine 6T-SRAM-Zelle, dann ist der 14LPP mit 112300 nm² nicht so weit entfernt von Intels 14nm++ mit 100500nm². Das sah beim 14nm noch anders aus, da war die Zelle nur 83700nm² groß. Aus Yield- und Leistungsgründen konnte Intel das aber nicht halten.
Also zumindest die aktuellen Quantencomputer Konzepte ließen sich wohl kaum in eine alltagstaugliche Form bringen, alleine die Nötige Temperatur ist ein riesen Hindernis, Quantencomputer arbeiten nahe dem absoluten Nullpunkts (etwa -273 Grad Celsius). Es ist eh sehr fraglich, ob Quantencomputer überhaupt je klassische Computer ersetzen werden.
Mittlerweile haben sie die Kühlung auf flüssigen Stickstoff reduzieren können, was aber immer noch nicht gerade alltagstauglich erscheint.
Dazu kommt noch, dass man mit einem QBit nur mit einer gewisse Wahrscheinlichkeit das richtige Ergebnis bekommt. Ist also noch ein sehr großes Problem, da man für eine exakte Berechnungen auch exakte Ergebnisse benötigt.
Anwendung ist daher ganz klar, das Dechiffrieren bsw. Dekodieren von Nachrichten, da man auf diesem Gebiet einfach solange decodiert, bis das Ergebnis einen Sinn ergibt. Also Bundesnachrichtendienste und andere Spionagetätigkeiten bzw. zur Überwachung des Datenverkehrs bestimmter Bereiche.
Ist also kein Geheimnis, warum Regierungen unbedingt so einen Quantenrechner haben wollen. Sie können sich so einen Luxus ja auch leisten.
Die Quantentechnologie findet also nur in einem sehr speziellen Bereich ihre Anwendung, wo man alleine durch die Masse der Ergebnisse unweigerlich zum richtigen Ergebnis geführt wird, wobei man schon vorher wissen muss, wie das richtige Ergebnis aussehen sollte.
Vielleicht stapeln wir auch einfach die Chips in die Höhe. Problem ist dann vielmehr die Kühlung - vielleicht mini heatpipes zwischen den Chip lagen.
...
Heatpipes sind da unwahrscheinlich, eher sowas wie diskrete Schichten aus Diamant oder Graphen, denn das sind extrem gute Wärmeleiter.
Dazu gab es vor ewigen Zeiten, glaub Mitte der 90er, schon einmal Testchips (IBM?), welche das enorme Kühlpotential gezeigt hatten.
Bei den riesigen Chips damals allerdings nicht wirtschaftlich umsetzbar... heute, wer weiß?!
Ja, aber die x nm doch mehr für das Designprofil, also wie genau ich eine Struktur an einen Ort bekomme, und welchen (theoretischen) minimalen Abstand sie zu anderen Bauelementen hat. "Strukturbreite" von FinFets in x nm einstellig?
Diese Grafik hab ich letzte Woche gefunden, sie stellt einen Vergleich der tatsächlichen Strukturgrößen aktueller und kommender Verfahren von Intel, TSMC und GlobalFoundries dar. Ob sie korrekt ist weiß ich nicht, konnte leider nicht selber nachmessen, hab mein Elektronenmikroskop verlegt.
Vielleicht hat ja irgendwer hier die Expertise, was genaueres dazu zu sagen.
Das sieht wohl so aus, nur aktuell ist das bei den veranschlagten Betriebstemperaturen von Quantencomputern noch weit davon entfernt alltagstauglich und energetisch sinnvoll zu sein, aber kommt Zeit, kommt Rat, zumindest kann man darauf hoffen.
Natürlich wird es am interessantesten, wenn Silizium ausgedient haben dürfte (evt. gibt es noch Si-Verbundmaterialien als Übergangslösung?), aber trotzdem bin ich gespannt ob/wie Intel den Fertigungsvorsprung gegenüber dem Rest (Samsung, GF, TSMC, usw.) halten wird können.
Bei 7nm (40nm Gate Pitch) wird man schon nahe an die 10nm Intels (36nm Gate Pitch) herankommen und wenn man sieht wie viel Probleme der Umstieg auf 10nm Intel noch immer bereitet und wie sehr die Konkurrenz aufgeschlossen hat, kann man das nur schwerlich prognostizieren, wer danach die Nase vorne haben wird.
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