diogeneo
Cadet 3rd Year
- Registriert
- Nov. 2024
- Beiträge
- 44
Hallo,
als Erstes die Grundidee:
FPGA overclocken und die logischen "Fehler", die dadurch entstehen ausnuetzen.
Annahme:
Durch Signallaufzeiten und sonstige Effekte, wie Traegheiten, Kapazitaeten, etc. wird bei einem overclockdem FPGA die Logik beeinflusst.
Best Case:
1. Beeinflussung immer sehr aehnlich bis gleich, also bei gleichen Logiksignalen.
2. Abhaenigkeit von Logiksignalen.
Wenn das zutrifft, dann kann es ans Werk gehen.
Ich suche FPGA-Nerds, die mir dabei helfen koennen. Kann nur remote beitragen und auch nur Wissen. Finanziell noch nix.
Zum "Versuchsaufbau":
Moeglichst guenstiges FPGA-Board. Wenn moeglich AMD Xili... A7 oder aehnliches.
(Weil kaputt moeglich)
Habe zwar Eins, komme aber gerade nicht ran. (DIGILENT)
Deshalb, auch das Deine erste Aufgabe, wenn Du nicht schon Eins hast, mit dem Du bereit bist zu probieren.
Worst case:
1. Temperaturentwicklung zu gross und nicht kontrollierbar. (nicht mal mit Wasserkuehlung)
2. Fehler zu zufaellig
Aber sind wir mal optimistisch. In den meisten Datenblaetten steht ja, dass man bis zu 50% overclocken kann, ohne das es grossartig stoert.
Vorgehen allgemein:
1. A0-Muster anlegen.
2. 50% mit "und" verknuepfen, Rest "oder".
3. Taktrate hochziehen, bis erste Fehler aufrteten. Temperatur immer im Auge haben.
4. Fehler auswerten.
So und jetzt zu tieferen Idee:
Angenommen, alles geht glatt, es gibt Taktraten, wo bei Und-Gliedern je nach Anzahl von high-Signalen auch ein high kommt.
Also falsch positiv.
Es geht aber auch, dass bei Oder-Glieder je nach Anzahl von high-Singalen ein low-Signal kommt.
Also falsch negativ.
Am Besten waeren natuerlich Beide gleichzeitig und gleich bei gleichen Bedingungen.
Damit haetten wir dann die Struktur, mit der wir arbeiten koennen.
Unser "Rohgehirn".
Wenn wir bis hier her gekommen sind, haben wir schon was zu feiern.
Dann geht es aber erst richtig los.
1. Ziel:
Internen Taktbereich am Besten durch Rueckkopplung festlegen. Das Gelernte hierbei brauchen wir spaeter sehr dringend.
2. Ziel:
Audio-ADC Eingangsbereich implementieren. 1Bit FFT-Spektrum-Aufteilung. Beispiel 5-10 Hz, 10-20 Hz, 20-30 Hz, ... , 20-20,01 kHz
Aufteilung laut Eingangskapazitaeten und Interessenbereich. Erst ein Kanal, dann 2.
3. Ziel:
Audio-DAC Bereich.
Signalgeneration ruecktransformation von Bit-Muster von Ziel 2.
4. Ziel:
Dynamik-Speicherbereich implementieren.
Informationsspeicherung durch dynamische Rueckkopplung. Praktisch Ziel 1 Erweiterung.
5. Ziel:
Kontrollbereich implementieren.
Zur "Ueberwachung" aller existierenden Bereiche
6. Ziel:
Das Spannendste! Bereiche verschalten und "Lernmethoden" und Optimierungen entwickeln.
Wenn wir das geschafft haben, dann haben wir die Basis fuer eine echte neue Generation.
Low-consum, high-effizient, super-schnelle, ueberpruefbare, leicht lernbare neuronale Netzwerke.
Absichtlich keine Zeitvorgaben. Ich hasse Zeitdruck!
Wenn es weiter geht, dann geht es weiter. Wenn nicht, dann halt nicht. Nur Langeweile darf keine aufkommen.
als Erstes die Grundidee:
FPGA overclocken und die logischen "Fehler", die dadurch entstehen ausnuetzen.
Annahme:
Durch Signallaufzeiten und sonstige Effekte, wie Traegheiten, Kapazitaeten, etc. wird bei einem overclockdem FPGA die Logik beeinflusst.
Best Case:
1. Beeinflussung immer sehr aehnlich bis gleich, also bei gleichen Logiksignalen.
2. Abhaenigkeit von Logiksignalen.
Wenn das zutrifft, dann kann es ans Werk gehen.
Ich suche FPGA-Nerds, die mir dabei helfen koennen. Kann nur remote beitragen und auch nur Wissen. Finanziell noch nix.
Zum "Versuchsaufbau":
Moeglichst guenstiges FPGA-Board. Wenn moeglich AMD Xili... A7 oder aehnliches.
(Weil kaputt moeglich)
Habe zwar Eins, komme aber gerade nicht ran. (DIGILENT)
Deshalb, auch das Deine erste Aufgabe, wenn Du nicht schon Eins hast, mit dem Du bereit bist zu probieren.
Worst case:
1. Temperaturentwicklung zu gross und nicht kontrollierbar. (nicht mal mit Wasserkuehlung)
2. Fehler zu zufaellig
Aber sind wir mal optimistisch. In den meisten Datenblaetten steht ja, dass man bis zu 50% overclocken kann, ohne das es grossartig stoert.
Vorgehen allgemein:
1. A0-Muster anlegen.
2. 50% mit "und" verknuepfen, Rest "oder".
3. Taktrate hochziehen, bis erste Fehler aufrteten. Temperatur immer im Auge haben.
4. Fehler auswerten.
So und jetzt zu tieferen Idee:
Angenommen, alles geht glatt, es gibt Taktraten, wo bei Und-Gliedern je nach Anzahl von high-Signalen auch ein high kommt.
Also falsch positiv.
Es geht aber auch, dass bei Oder-Glieder je nach Anzahl von high-Singalen ein low-Signal kommt.
Also falsch negativ.
Am Besten waeren natuerlich Beide gleichzeitig und gleich bei gleichen Bedingungen.
Damit haetten wir dann die Struktur, mit der wir arbeiten koennen.
Unser "Rohgehirn".
Wenn wir bis hier her gekommen sind, haben wir schon was zu feiern.
Dann geht es aber erst richtig los.
1. Ziel:
Internen Taktbereich am Besten durch Rueckkopplung festlegen. Das Gelernte hierbei brauchen wir spaeter sehr dringend.
2. Ziel:
Audio-ADC Eingangsbereich implementieren. 1Bit FFT-Spektrum-Aufteilung. Beispiel 5-10 Hz, 10-20 Hz, 20-30 Hz, ... , 20-20,01 kHz
Aufteilung laut Eingangskapazitaeten und Interessenbereich. Erst ein Kanal, dann 2.
3. Ziel:
Audio-DAC Bereich.
Signalgeneration ruecktransformation von Bit-Muster von Ziel 2.
4. Ziel:
Dynamik-Speicherbereich implementieren.
Informationsspeicherung durch dynamische Rueckkopplung. Praktisch Ziel 1 Erweiterung.
5. Ziel:
Kontrollbereich implementieren.
Zur "Ueberwachung" aller existierenden Bereiche
6. Ziel:
Das Spannendste! Bereiche verschalten und "Lernmethoden" und Optimierungen entwickeln.
Wenn wir das geschafft haben, dann haben wir die Basis fuer eine echte neue Generation.
Low-consum, high-effizient, super-schnelle, ueberpruefbare, leicht lernbare neuronale Netzwerke.
Absichtlich keine Zeitvorgaben. Ich hasse Zeitdruck!
Wenn es weiter geht, dann geht es weiter. Wenn nicht, dann halt nicht. Nur Langeweile darf keine aufkommen.
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