News Globalfoundries auf dem Weg zu „gestapelten“ Chips

[feris]

Logischer Schritt, um die Packungsdichte zu erhöhen. Gleiches Prinzip wie bei der Multilayer Leiterplatte (PCB/"Platine").

 

[ich_nicht]

@BMWM3N400
na ja, wenn die Chips hoch genug gestapelt werden kann man sie ja von 5 Seiten kühlen. Links, rechts, hinten, vorne und oben^^

Allgemein kann ich mir das Stapeln bei SoC´s gut vorstellen.

 

[Felixxz21]

Naja wenn ich mir jetzt Ivy Bridge anschaut, wird es wohl langsam schwer, die hohe Leistung pro Fläche überhaupt als Wärme getarnt abführen zu können, Wenn nun noch nen Speicherchip einen gewissen Puffer zum Heatspreader darstellt, wird der Wärmestau noch größer.
Vllt. sollte man den RAM dann unter dem Die packen.

RAM unter den DIE packen ist IMO nicht möglich, da du dann die Pins der CPU durch den RAM durchleiten müsstest. Siehe Apple A5X.

Letztes Jahr hatte GF noch heftige Probleme mit 32nm und jetzt wird über 28nm, 20nm und gestapelte Chips geredet. Geht ja ganz schön schnell mit Veränderungen bei dem Laden. Hoffentlich profitiert AMD davon auch.

GF ist jetzt ja ein eigenständiges Unternehmen, produzieren sie trotzdem noch ausschließlich für AMD oder ist die Ausgliederung doch nicht so weit?

GF ist ein vollständig eigenständiges Unternehmen und produziert für jeden der will.

Die Markteinführung in den Massenmarkt wird sicherlich nicht mit X86 Heizplatten passieren, für SOCs ist diese Technik viel interessanter weil die ganzen Pins für Ram wegfallen und damit einiges an Fläche gespart wird. Evtl. kann auch noch gleich das Boot-Flash mit drauf. Flash, CPU und RAM haben jeweils eigene Prozesse und können daher nicht auf dem selbem Die gefertigt werden.

Und bedenke: Die Musik spielt nicht mehr im X86 und GPU Markt, sondern woanders.

So einfach ist das nicht. Siehe auch hier wieder A5X. Apple musste den RAM aus dem SOC rausnehmen und ihn auf die Rückseite der Platine packen, da der RAM die Wärmeabfuhr der Cores und GPU blockiert hat. Und das bei einem recht sparsamen ARM!

 

[davidzo]

das ist weniger was für AMD als viel mehr vor allem für die anderen GloFokunden interessant.
Qualcomm wird interessiert sein oder STericsson, denn für mobilchips ist der ondie RAM bereits jetzt sehr interessant. beim Omap4 etwa werden die 1GB LPDDR2 auf dem packagelevel gestacked. das wäre auf dem dielevel natürlich noch besser und mit weniger Latenzen möglich...

Für fette Prozessoren macht es wenig Sinn, da die Kühlung von gestackten Chips ein erhebliches Problem darstellen kann. Zumindest für den aktuellen Bulldozer wäre das undenkbar, man sieht ja bereits was eine billigere Wärmeleitpaste bei Ivybridge ein Disaster verursacht, wenn man jetzt noch ein viel dockeres SRAM DIE oben drauf packt, wer weiß wie krass das den Temperaturwiderstand erhöht. geht nur mit low power chips richtig gut.

 

[rainbow6261]

Na besonders viel hat Intel damit nicht erreicht im vergleich zu Sandys. So zerfleischt mich!

 

[Chillvie]

Mhm.. Stapelchips

Genau, "Globalfoundries auf dem Weg zu Pringles-Technologie".

@BMWM3N400
na ja, wenn die Chips hoch genug gestapelt werden kann man sie ja von 5 Seiten kühlen. Links, rechts, hinten, vorne und oben^^

Klar, dann sind die Transistoren nahe den Außenflächen schön kühl, während es in der Mitte zu schmelzen beginnt.

 

[Kinkaku-ji]

Was hat das eine mit dem anderem zu tun ? Oder ist ein 3D Transistor das gleiche wie ein 3D Chip ?

Ist es wirklich so schwierig den Zusammenhang zu finden? In beiden Fällen (3D-Stacking & Tri-Gates/FinFETs) geht es um die 3D-Integration! In der News steht doch geschrieben, dass Intel mit den Tri-Gate-Transistoren einen anderen Weg geht als GlobalFoundries. Dementsprechend habe ich ergänzend hinzugefügt, dass GlobalFoundries diesen Weg ebenfalls gehen wird. Nur eben etwas später als Intel.

Seit wann wird RAM im gleichen Prozess wie CPUs hergestellt ?

Verstehe nicht worauf sich Deine Frage bezieht. Ich kann da keinen Zusammenhang zu meinem Post oder der News entdecken. Sorry.

 

[Weyoun]

Na besonders viel hat Intel damit nicht erreicht im vergleich zu Sandys. So zerfleischt mich!

In bezug auf die Leistungsaufnahmen ist Ivy Bridge einen ganzen Schritt vorangekommen. Bei gleicher Taktfrequenz hat sich diese im Schnitt um 20% reduziert. Somit gibt es jetzt auch eindlich 35W- und 45W-Modelle für den Desktop, die auch wirklich potent sind (im Gegensatz zu Intels bisherigen "Energiesparwundern" namens Atom.
Da sieht man, dass sich die 3D-Struktur bereits bewährt hat. Und die Technologie steht erst am Anfang, wird also sicher noch mit der Zeit weiter optimiert.

Zur Leistungsaufnahme der neuen "gestapelten Chips":
Die Vias (also Durchkontaktierungsleitungen von oben nach unten), von denen die Rede ist, teilen sich auf in elektrische Vias und thermische Vias. Die thermischen Vias leiten die Wärme aller Schichten auf eine gemeinsame Grundplatte (hier vermutlich der Heatspreader bzw. direkt an eine kleine Kupferplatte direkt darunter).
Somit muss hier nicht gleich schwarz gemalt werden, dass die Wärme nicht mehr weggeführt werden kann.

LG,
Martin

 

[foofoobar]

Ist es wirklich so schwierig den Zusammenhang zu finden? In beiden Fällen (3D-Stacking & Tri-Gates/FinFETs) geht es um die 3D-Integration! In der News steht doch geschrieben, dass Intel mit den Tri-Gate-Transistoren einen anderen Weg geht als GlobalFoundries. Dementsprechend habe ich ergänzend hinzugefügt, dass GlobalFoundries diesen Weg ebenfalls gehen wird. Nur eben etwas später als Intel.

Verstehe nicht worauf sich Deine Frage bezieht. Ich kann da keinen Zusammenhang zu meinem Post oder der News entdecken. Sorry.

RAM und CPU in ein Gehäuse zu bringen ist das am meisten lohnende Ziel für dieses Technik, und wenn RAM nicht im gleichen Prozess hergestellt wird helfen keine 3D Transistoren um dieses Ziel zu erreichen.

Jemand schrieb auch in diesem Thread, das FinFETs nicht kleiner sind.

Ergänzung (27. April 2012)

In bezug auf die Leistungsaufnahmen ist Ivy Bridge einen ganzen Schritt vorangekommen. Bei gleicher Taktfrequenz hat sich diese im Schnitt um 20% reduziert. Somit gibt es jetzt auch eindlich 35W- und 45W-Modelle für den Desktop, die auch wirklich potent sind (im Gegensatz zu Intels bisherigen "Energiesparwundern" namens Atom.
Da sieht man, dass sich die 3D-Struktur bereits bewährt hat. Und die Technologie steht erst am Anfang, wird also sicher noch mit der Zeit weiter optimiert.

Und welchen Anteil haben die FinFETs daran ? Und welchen Anteil daran hat die Strukturverkleinerung ?

Ergänzung (27. April 2012)

wenn man jetzt noch ein viel dockeres SRAM DIE oben drauf packt, wer weiß wie krass das den Temperaturwiderstand erhöht. geht nur mit low power chips richtig gut.

Die Bandbreite zum Off-Die SRAM ist auch geringer als zum On-Die SRAM. Pentium Pro ick hör dich trapsen.

 

[Malmi]

Ich finde den Artikel da ein wenig missverständlich. Trigate schließt dieses Stapeln ja nicht aus. Das könnte ja auch bei Intel noch hinzukommen. Andersherum arbeitet man ja zusätzlich auch für <22/20 nm an FinFET.

 

[Kinkaku-ji]

RAM und CPU in ein Gehäuse zu bringen ist das am meisten lohnende Ziel für dieses Technik, und wenn RAM nicht im gleichen Prozess hergestellt wird helfen keine 3D Transistoren um dieses Ziel zu erreichen.

Vorerst wird es wohl, ähnlich wie beim Intel-Clarkdale, eine Trägerplatine mit zwei Komponenten. Hierfür empfehle ich die News AMD-GPU mit „Stacked Memory“ gesichtet durchzulesen und sich die dazugehörigen Bilder anzuschauen. Für eine solche Lösung sind die unterschiedlichen Fertigungsstrukturen unerheblich. Siehe Intel Clarkdale (CPU 32nm / GPU 45nm).

Wenn es stimmt was Felixxz21 im Post #23 schreibt, dann ist es eh fraglich, ob die direkte Integration in einem „Die“ thermisch überhaupt möglich ist.

 

[Pornex]

Da kann man ja bald die Gas Heitung abstellen. Rechner ist ja bei den meisten eh schon 24/7 die Woche an.

 

[pipip]

http://www.pcgameshardware.de/aid,8...und-Partner-planen-14-nm-SOI-FinFET/CPU/News/

Kinkaku-ji
Und wie gesagt, was thermische Angelegenheiten angeht. Man wird schon passend dimensionieren oder Kühlmöglichkeiten verwirklichen. Die werden sicherlich nicht einen Prozessor herstellen der nach 24h kaputt ist.
Weiters muss man sagen das einzige was passieren könnte, OC wird weit aus gefährlicher xD

 

[Kinkaku-ji]

@ pipip
Die Bedenken bezogen sich ja nicht auf die Realisierung der FinFETs. Inhaltlich sagt Dein Link dasselbe aus, wie mein Link aus Post #2.

Es ging um die Integration von Stacked Memory auf dem „Die“ und inwiefern dies realisierbar ist. Siehe dazu den Post von Felixxz21.