News Halbleiterfertigung: IBM hat ersten 2-nm-Chip entwickelt

[wern001]

ach waren das noch zeiten als die größe Angabe noch die echte Struckturgröße war. Jetzt ist es irgendwo der kleinste punkt den man messen konnte.

Bin mal gespannt wann die Silizium als Trägermaterial ablösen. Etwas was Wärme deutlich schneller Transportieren kann. Einer der größten Sprünge war doch die Umstellung von Alu auf Kupfer

 

[Cool Master]

NM sagen doch seit Jahren nichts mehr aus und es ist mehr Marketing als wirklich der Prozess.

 

[Matthias B. V.]

Die paar cm sind komplett irrelevant, der M1 hat durch on package Speicher keinen relevanten Vorteil gegenüber anderen lpddr4 CPUs

Die paar cm vlt. weniger aber die Tatsache dass es das Package nicht verlässt - was Energie und Zeit kostet - und CPU/ GPU/etc. gemeinsam darauf zugreifen können macht schon einen Unterschied.


Natürlich machen viele Spezialkerne, Breite und parallele Auslegung der CPU und abgestimmte Software einen guten Anteil aus.

Ergänzung (6. Mai 2021)

Wie kommt das? Eine SRAM Zelle sind ja typischerweise auch nur zwei gekoppelte Inverter + die beiden Bitline Transistoren. Also zumindest die überwiegend genutzte 6T-Zelle.
Aus welchem Grund skaliert dort die Transistordichte anders als in anderen Logikblöcken?

Bin leider auch kein Halbleiterphysiker oder Mikroelektroniker um es Dir auch korrekt zu sagen. Mir ist nur bekannt dass es so ist.

 

[guggi4]

Man spart sich höchstens Latenz im einstelligen nanosekundenbereich bei einer gesamtlatenz von über 100ns, CPU und GPU können auch außerhalb des packages gemeinsam zugreifen, das hat 0 damit zu tun. Die stärken des M1 speicherinterfaces liegen nicht im on package Speicher begründet, der Unterschied zu einem M1 mit "normalen" lpddr4 wäre minimal

 

[Matthias B. V.]

Ja, die Leistungsdichte ist schon heute der limitierende Faktor, das wird sich eher noch verschärfen. Schneller im Sinne von Performance werden 2 nm Produkte mit Sicherheit werden, schneller in Punkto Takt dürfte zumindest bei CPUs und GPUs schwierig werden, ich würde keine 6+ GHz erwarten.
Hängt letztlich immer vom Design ab und damit von AMD, Intel &co. wie gut sie die Leistungsdichte in ihren Designs in den Griff bekommen.

Für die Zukunft würde ich auch neue Kühlkonzepte erwarten, die simple Heatspreader wird irgendwann ausgedient haben.

Ja 5 Ghz +/- sollte mehr oder weniger das Limit sein das sinnvoll erreicht wird. Dies wurde auch schon vor Jahren von AMD, Intel und IBM erreicht.

Die Zukunft der Leistungssteigerungen geht über Parallelisierung und mehr Kerne, mehr Cache, höhere IPC durch verbesserte Instruktionen / Sprungvorhersagen / etc. und spezialisierte Zusatzeinheiten.

Man müsste schon das Material wechseln um mehr Takt zu erreichen.

 

[Beitrag]

Jetzt ist es irgendwo der kleinste punkt den man messen konnte.

Nein, wie der Artikel sagt, sind das nur hypothetische Werte, die ein klassischer planarer Transistor mit einer vergleichbaren Performance vielleicht hätte, Stichwort Dennard Scaling.

2 nm Strukturgröße wirst du da nirgends messen können. Schon ein einzelnes Siliziumatom hat 'nen Atomradius von 0,112 nm und dann möchte man das Silizium bitteschön auch noch dotieren und sich dabei makroskopische Effekte der Dotierzonen zunutze machen.
Schon bei den geplanten GAA-Prozessen mit ihren Nanowires oder Nansheets ist man so klein, dass man quantenmechanische Effekte beachten muss.

 

[Llares]

Ich fände es gut, wenn mal ein neuer Node komplett zur Reduktion des Energieverbrauchs genutzt würde, statt zur Leistungssteigerung. Bis auf wenige Bereiche reicht die aktuelle Leistung doch mehr als aus. Nur mal an Smartphones gedacht. 75% weniger Verlustleistung bei gleicher Rechenleistung wäre doch mal eine ansagen und Umwelttechnisch sinnvoll.

 

[fanaticmd]

Oder man baut Nano-Kühlröhren rein die mit Flüssigkeit gefüllt werden. (™ was ich hiermit erfunden hätte)

https://thefutureofthings.com/3547-ibms-nano-water-cooled-chips/

Zu spät 😉😅

 

[MarcoMichel]

Wenn Intel bei 10nm 10% mehr Transistoren pro mm² unterbringt als TSMC und Samsung, warum nennt Intel dann nicht ihre 10nm-Fertigung als 6nm?

Alles andere ist doch unlauterer Wettbewerb Intel gegenüber. Verstehe ich nicht.

 

[Chief Gewickelt]

Was ich hier spannend finde, wieso hat sich denn die Transistordichte nicht als Benchmark durchgesetzt um anzuzeigen auf welchem Node man sich befindet? Damit wäre doch eine Vergleichbarkeit unabhängig des Nm Prozesses möglich?

Zumindest ein Teilaspekt der Antwort liegt schon in dieser Frage begründet: Weil es nämlich zu einer besseren Vergleichbarkeit der konkurrierenden Fertigungsprozesse führt. Das ist vom Marketing nicht zwangsläufig gewünscht.

 

[Teralios]

Was ich hier spannend finde, wieso hat sich denn die Transistordichte nicht als Benchmark durchgesetzt um anzuzeigen auf welchem Node man sich befindet?

Weil man damit gewisse Erwartungen wecken würde, die aber nicht immer erfüllt werden.

Je nach Schaltung variert bereits die Packdichte, Speicherzellen sind anders aufgebaut als elektronische Rechenwerke, die wieder anders aufgebaut sind als analoge Schaltungen.

Dazu kommt auch, dass man je nach Anforderungen an den Chip die Packdichte varieren muss. Bei hohen Packdichten steigt bei kleineren Strukturen die Wahrscheinlichkeit auf Leckströme und damit steit dann der Energiebedarf über das an, was man eigentlich erwarten könnte oder die Schaltungen lassen sich nicht entsprechend hoch takten, wen man sie zu dicht packt.

Das führt dann auch dazu, dass man beim TSMC 7nm Pachdichten von 51 Mio bei RDNA 2 findet und 65 Mio beim GA100 - wenn ich es richtig im Kopf habe.

Damit wäre doch eine Vergleichbarkeit unabhängig des Nm Prozesses möglich?

Bedingt: Ein Prozess der bei gleicher Transistorgröße mehr Transistoren pro mm² packt ist nicht unbedingt besser als ein Prozess, der weniger Transitoren pro mm² packt, wenn die Abstände zwischen den Transistoren etwas größere wäre. Warum, hab ich versucht zu beschreiben.

 

[Beitrag]

Das führt dann auch dazu, dass man beim TSMC 7nm Pachdichten von 51 Mio bei RDNA 2 findet und 65 Mio beim GA100 - wenn ich es richtig im Kopf habe.

Nvidia lässt aber bei Samsung fertigen, anderer Prozess.

 

[guggi4]

Der Profi GA100 kommt von tsmc, der GA102 und kleiner von Samsung

 

[Beitrag]

Oh, hast recht, dann hab ich nichts gesagt. Und ja, die 65 Mio./mm² stimmen. (54,2 Mrd. / 826 mm²)

 

[flo36]

Hatte IBM seine Fertigungsstätten nicht an Globalfoundries verkauft?

Jup haben Sie, IBM fertigt aber weiterhin kleinserien bzw. Forscht in kleinen "FABs" an der Halbleiterfertigung, entwickelt Fertigungstechniken die dann andere Lizenzieren können oder eben in Partnerschaft gemeinsam entwickeln und verwenden.

 

[3dfx]

Im Vergleich zu den „aktuell fortschrittlichsten 7-nm-Chips“ soll das von IBM entwickelte 2-nm-Verfahren Chips mit einer 45 Prozent höheren Leistung (in der Regel ist die Taktrate gemeint) oder 75 Prozent geringeren Leistungsaufnahme ermöglichen, so zumindest die Prognose.

Beeindruckend, man stelle sich AMD und Intel CPUs damit vor... Gänsehaut 🤯
Leider stecken die beiden es überwiegend in die Leistung, schade, zumindest Intel hätte eine niedrigere Leistungsaufnahme sehr nötig.

Mich würde interessieren, wie es danach weiter geht, wann ist die Grenze des möglichen erreicht?

 

[psyabit]

Was bedeuten die 2nm? Mit der Gate breite hat es ja nichts mehr zu tun.

 

[Teralios]

Und ja, die 65 Mio./mm² stimmen. (54,2 Mrd. / 826 mm²)

Hätte mich jetzt gewundert, wenn ich mich genau da verrechne.

 

[andi_sco]

Gespannt bin ich allerdings, wie gut sich sowas überhaupt noch mit normaler Technik kühlen lässt

Tja, ein Kernreaktor gibt pro mm2 weniger Wärme ab, als moderne Prozessoren.

Ergänzung (6. Mai 2021)

Was bedeuten die 2nm

Laut Text bezieht sich das auf einen 2D Transistor.

 

[TechFA]

Die 7-nm-Chips von IBM werden von Samsung in Serie gefertigt. IBM hat erst im März eine Kooperation mit Intel angekündigt, sodass bei 2 nm ebenfalls eine Partnerschaft wahrscheinlich ist.

Richtig, IBM und Intel haben eine reine Forschungs- & Entwicklungskooperation mit Intel, nicht annähernd eine Kooperation zur Produktion von Halbleitern, wie sie eine solche ist mit Samsung.

Diese Formulierung im Artikel ist nicht nur geeignet, missinterpretiert zu werden, sie suggeriert und impliziert geradezu, dass Intel eventuell einmal IBMs 2nm-Designs auflegen könnte und dürfte. Das ist nicht nur illusorisch sondern auch einfach utopisch. Insbesondere dann, wenn man sich die zahllosen, nie enden wollenden Fertigungsprobleme Intels der letzten 10 Jahre anguckt.

Also, auch wenn es scheinbar extrem schwer fallen mag, aber bleibt doch bitte neutral und hört auf, wahrscheinlich persönliche Wunschvorstellungen in Artikel über Nachrichten hineinzuprojizieren. Weil die Formulierungen lesen sich eher, als wenn hier mal wieder der Wunsch des Gedankens Vaters war und keine Fakten (aber das ist ja gewollt, oder?). Ansonsten hätte man es ja nicht so formuliert und dem Leser vorgegriffen. Das ist nicht nur außerordentlich unseriös, sondern auch schlicht unprofessionell und tendenziös.

Deswegen, ändert den Artikel Euren Lesern zuliebe doch bitte einmal ab. ☘️

Wie ZDNet berichtet, hat IBM den Zeitraum für den Start der 2-nm-Serienfertigung auf Ende 2024 eingegrenzt. [B)Bei welchem Halbleiterhersteller das 2-nm-Verfahren von IBM zum Einsatz kommen wird, bleibt aber abzuwarten.[/B]

Na, GlobalFoundries wahrscheinlich nicht, dafür gönnt man dem Verein ja kein Geld …
Also entweder TSMC oder aber Samsung, wahrscheinlich eher Letzterer. IBM hat ja schon seit geraumer Zeit eine Herstellungskooperation zur Produktion von Halbleitern mit denen (Samsung fertigt IBMs Chips).

… weiß TechFA