News High-End-Speicher: SK Hynix liefert HBM3 für Hopper an Nvidia aus

[Volker]

Nvidia hat die Nutzung von HBM3 für die Profi-Grafiklösung „Hopper“ bereits vor Monaten angekündigt, jetzt zieht dessen Hersteller nach: Es ist SK Hynix. Dabei werden die ersten Chargen laut Pressemitteilung wohl fast ausschließlich an Nvidia gehen, wenn die Fertigung ab dem dritten Quartal hochgefahren wird.

Zur News: High-End-Speicher: SK Hynix liefert HBM3 für Hopper an Nvidia aus

 

[wrglsgrft]

Pro einzelner Hopper-GPU sind 80 GByte HBM3 verbaut, fünf Chips mit jeweils 16 GByte. In der neuen DGX H100 sind es in Summe 640 MByte, denn sie kombiniert eine Sapphire-Rapids-CPU von Intel mit acht GH100-Grafikkarten.

Müssten es dann nicht 640 GByte sein?

 

[Hydrogenium]

Es ist schon beeindruckend wie viele Transistoren der Neue GH100 auf dem kleinen Raum unterbringt , gerade im Vergleich zu den beiden andern in der Tabelle. Dazu noch 80 GB HBM3 Speicher, Bandbreite > 3 TB/s 😳, ein wahres Monster.

Jedoch hat das ganze dann auch seine Schattenseiten, wie die angegebenen 700 Watt unten in der Tabelle…

 

[Ghostshield]

5 Chips mit 16GB sind 80GB , okay soweit.
Aber 6144bit Interface sind nur mit 6 Chips möglich.

 

[Colindo]

Müssten es dann nicht 640 GByte sein?

Hab's eben auch gesehen und korrigiert. Sonst sähe es für HBM3 wirklich nicht gut aus

Ergänzung (9. Juni 2022)

5 Chips mit 16GB sind 80GB , okay soweit.
Aber 6144bit Interface sind nur mit 6 Chips möglich.

Das wird die Bandbreite des gesamten Dies sein. Der ist aber unterbestückt und kriegt deswegen nur 5 HBM-Chips.

 

[[wege]mini]

Es ist schon beeindruckend wie viele Transistoren der Neue GH100 auf dem kleinen Raum unterbringt

Hier sieht man wieder schön, was N12 zu N7 zu N4 bringt.

wie die angegebenen 700 Watt unten in der Tabelle…

Die maximal mögliche Anzahl von Transistoren pro Fläche bringt nun einmal mehr Transistoren pro Fläche, die mit Strom versorgt werden sollen.

Doppelte Anzahl von Transistoren aber nur 30% weniger Stromverbrauch pro Transistor von Step zu Step. Da wird es schwer, den gleichen Stromverbrauch zu erzielen.

Mit 4facher Anzahl der Transistoren aber nur 2.3 mal soviel Strom verbrauchen (bei gleichem Takt) ist aber eine gute Leistung. (N12 mit N4 verglichen)

mfg

 

[Shoryuken94]

Aber 6144bit Interface sind nur mit 6 Chips möglich.

Es dürfte wieder ein Stack für die Ausbeute deaktiviert sein. Ggf. kommt später eine Variante mit 96 GB und vollem Interface.

Jedoch hat das ganze dann auch seine Schattenseiten, wie die angegebenen 700 Watt unten in der Tabelle…

Ist das Nebenprodukt von dem massiven Anstieg bei der Transistorenanzahl. TSMC schafft eine höhere Packdichte, der Verbrauch pro Transistor sinkt aber nicht im gleichen Maße.

 

[CDLABSRadonP...]

Hier sieht man wieder schön, was N12 zu N7 zu N4 bringt.

Weniger, als die Namen vermuten lassen. N12 zu N4 sollte von der Benennung her eine Verneufachung der Packdichte mit sich bringen. Zu beobachten ist eine Vervierfachung. N4 sollte also eigentlich (nach der Logik, dass Nodes nicht nach realen Größen, sondern dem Scaling benannt werden) N6 heißen.

 

[Atent12345]

Zu beobachten ist eine Vervierfachung. N4 sollte also eigentlich (nach der Logik, dass Nodes nicht nach realen Größen, sondern dem Scaling benannt werden) N6 heißen.

Das Problem ist, dass SRAM, interconnects und Bussysteme bei Kurzkanaltransistoren deutlich schlechter skallieren.
Vergleich mal im Datenblatt die Größe der Logik STCs. Da kommt das schon einigermaßen hin.

 

[Colindo]

@Atent12345 Das Problem an der Stelle ist die Methode von TSMC, den vollen Node-Shrink von N14 auf N7 durchzuführen, anstatt von N14 auf N10. Seitdem können die Shrink-Zahlen nicht mehr passen.

Nach N7 stimmt es wieder ungefähr, aber auch da wird eher ein Faktor von 1,8 anstatt 2 für Logik angegeben. Also je mehr Nodes man zusammenfassend vergleicht, desto weniger stimmt der Faktor, mit dem die Transistordichte sich verbessert.

 

[Atent12345]

Nach N7 stimmt es wieder ungefähr, aber auch da wird eher ein Faktor von 1,8 anstatt 2 für Logik angegeben. Also je mehr Nodes man zusammenfassend vergleicht, desto weniger stimmt der Faktor, mit dem die Transistordichte sich verbessert.

Aber auch da haben laut Datenblatt die einzelnen Zellen nur etwa die halbe Fläche.
Problem ist dabei eher der Abstand in den design rules.

 

[Colindo]

@Atent12345 Ein Datenblatt habe ich jetzt nicht gefunden, aber du hast recht. Laut TSMCs Aussagen sind es Faktoren von 2x bei N16-->N10 und 1,6x bei N10-->N7.
Also insgesamt immerhin 3,2x anstatt 4x.

 

[Atent12345]

@Colindo
Die bekommt man zusammen mit den Capacitance files für Questa Sim und Design Vision. Da muss man bei der Foundry anfragen.

Wobei es am Ende auch völlig egal ist, ob die Zellen nun größer sind als sie sein sollten oder ob die Abstände groß gehalten werden müssen.

Dynamische Leistungsaufnahme und Eigenkapazität spielen da mittlerweile eine untergeordnete Rolle gegenüber statischer Leistungsaufnahme und der parasitären Kapazität.