News Intel sucht den Speicher der nächsten Generation

[Kasmopaya]

Die Datendurchsatzraten sind sehr hoch, allerdings auch in Zukunft ein insgesamt sehr teures Vergnügen. Zudem wird allein diese Technik auch nicht ausreichen.

Nice, da kann sich schon mal die Mainstream Fraktion auf saftige Preise und weniger Kerne freuen, bzw. immer noch 4 Kerne in Zukunft. Den Platz bekommen die poplige GPU und der onboard Speicher.

 

[Heretic Novalis]

rambus wollte damals ja niemand ... hätte man mal weiter verfolgen können...

 

[qqALEXpp]

Ist die Werbung unter dem ersten Bild so gewollt, dass diese den Text überdeckt? Ich weiß ja nicht ob das so sein soll...

Man sieht es im Screenshot etwas schlecht, aber die ersten beiden Textzeilen werden überblendet, so dass man erst die Werbung schließen muss um den Text zu lesen.

 

[foofoobar]

Das Problem der hohen Latenzen haben sie schön unter den Tisch fallen lassen.

Ergänzung (23. Oktober 2013)

rambus wollte damals ja niemand ... hätte man mal weiter verfolgen können...

Keine Panik, die Patente laufen doch bald aus. Das ist schon fast 20 Jahre her.

 

[PiPaPa]

Die einzige Überleitung von Grafik zum Speicher wäre der edram. Im Gegensatz zu AMD hat Intel sowas schon im Einsatz.

Und woher nimmst du die Überleitung zu AMD und diese wieder in schlechtes Licht rücken zu wollen.
Weder im Artikel noch in deinem zitierten Beitrag ein Wort namens AMD.
Aber du hast es geschafft... Intel hat nunmal seine Schwächen, die in dem zitierten Beitrag zu Recht genannt werden.

 

[WC_Ente]

Zeit wirds. Der Sprung von DDR3 auf DDR4 bringt lachhafte 15% Mehrleistung

ddr4 bringt noch keine Mehrleistung,
Samsung hat ddr4 2133 mit ddr3 1866er verglichen.
bis auf den verbrauch mit 1w weniger

 

[nApfelkuchen+SL]

Klingt alles vernünftig mMn. Bin gespannt, was die Zukunft wohl bringt.


@ LundM:

was ich ums verrecken nicht verstehe back to the basic wird nicht in erwegung gezogen.

cpu´s werden wie grakas wider mit eigenem pcb ausgeiefert da kommt dan nicht nur die cpu mit cache drauf sondern aussen rum der schnellste speicher den es eben gibt.

wen mein speicher direckt dran liegt und ein ewig dickes aufgebohrten autobahn netz hat kann man damit einiges raus kitzeln.

Das Problem ist halt nicht der nur der Durchsatz sonder vor allem die Latenz. Bei hohen Taktraten spielt die Leitungslänge eine große Rolle bei der Leistungsfähigkeit.

Kurzes Rechenbeispiel (Achtung nur Pi (=3) * Daumen):

Taktfrequenz : 4GHz;
Leitungslänge CPU->Speicher hin und zurück: 0,1m
Signalgeschwindikeit: 200.000.000 m/s (Lichtgeschwindikeit http://www.elektronik-kompendium.de/forum/forum_entry.php?id=120803&page=9&category=all&order=time

Bei 0,1m und 200.000.000 m/s braucht das Signal 500ps (Pikosekunden) (0,1m/200.000.000 m/s )

Ein Takt bei 4GHz dauert 250 ps (1/4000000000)

==> Das Heißt es würde ganze zwei Takte brauchen nur um einmal das Signal zum Speicher hin und wieder zurück zu schicken ohne im Speicher etwas zu machen.

Was ich damit Sagen möchte ist, dass Speicher mit niedriger Latenz sehr dicht an die CPU muss.

Hoffe ich habe mich nicht zu sehr verrechnet ^^.

 

[Bl4ckbeard]

Ich finde den vorstoß von Intel sehr gut, wenn sich der Speicher verbessert, verkleinert und integriert wird hat man deutlich geringere Zugriffszeiten, auch SSD Festplatten können günstiger und größer produziert werden. Der Controller soll natürlich aus Kostengründen selbst gefertigt werden und Intel macht Druck da dann die Konkurrenz Chancen zum aufhollen hat. Scheinbar wird ohne besseren RAM die Leistungssteigerung zu gering.

 

[auRE]

Intel hat KEIN know how, nur die Fertigungstechnologie. Intel mach nur Damp nichts mehr...

Zukunftsspeichertechnologien gibt es mehrere, am weitesten ist micron.

http://www.computerworld.com/s/article/9242664/Micron_ships_Hybrid_Memory_Cube_that_boosts_DRAM_15X

http://electroiq.com/blog/2013/07/hybrid-memory-cube-nears-engineering-sample-milestone/

http://en.wikipedia.org/wiki/Hybrid_Memory_Cube

http://en.wikipedia.org/wiki/Z-RAM

"http://www.brightsideofnews.com/news/2011/9/19/intel-micron-hybrid-memory-cube-the-future-of-exascale-computing.aspx"]http://www.brightsideofnews.com/news/2011/9/19/intel-micron-hybrid-memory-cube-the-future-of-exascale-computing.aspx"

schon seit mehreren Monaten geht die Entwicklung egal welcher Technologie wieder in Richtung der 80er 90er Jahre, egal ob durchgehender Speicher (Systemanbindung), prof of concept, design, oder Software...

Das was bis dato immer wieder probleme bereitet hat sind die Leckströme und die Temperatur -

schon jemand die Kosten für die Kühlung mit eingerechnet!

 

[haha]

Das Problem ist halt nicht der nur der Durchsatz sonder vor allem die Latenz. Bei hohen Taktraten spielt die Leitungslänge eine große Rolle bei der Leistungsfähigkeit.

Das ist schon richtig aber im Vergleich zur Latenz von DRAM sind 500ps nichts. Selbst mit 500ps würde man schon einen riesigen Schritt machen. Man darf auch nicht vergessen, dass selbst die Caches auf der CPU eine Latenz von mehreren Takten haben, obwohl es sich dabei in der Regel um SRAM handelt.

Ich kann da Heretic Novalis nur zustimmen. RAMBUS hat man die Jahre über gemieden, obwohl sie dort wirklich Zukunftstechnologien entwickelt haben.
HMC z.B. ist für mich nur eine modifizierte Abkupferung der Terrabyte Bandwidth Initiative von RAMBUS.
Sie hätten zwar auch nur DRAM verwendet aber man hätte das schnelle Interface sicherlich auch mit anderen Speichertechnologien koppeln können.

 

[knalliknalli]

einfach Granini Flaschen verwenden da ist der hals deutlich größer, die leistung dürfte um 80% steigen!!

 

[nApfelkuchen+SL]

@haha:
Du hast natürlich recht: 500ps sind bei DRAM nicht die Welt.
Aber meine Ausführung bezog sich eher auf LundMs Aussage

cpu´s werden wie grakas wider mit eigenem pcb ausgeiefert da kommt dan nicht nur die cpu mit cache drauf sondern aussen rum der schnellste speicher den es eben gibt.

.

Denn, wenn ich es richtig verstanden habe, ist der Vorteil von einer gemeinsamen DIE für CPU und Speicher nicht nur eine Erhöhung der Bandbreite sondern (vor allem) auch die niedrige Latenz.

Es hat einfach keinen Sinn den Speicher mit der mega Bandbreite und Latenz zu nehmen, wenn dieser zu weit von der CPU entfernt sitzt, denn irgendwann wird die Leitungslänge bzw. Signalgeschwindigkeit zum Flaschenhals.

 

[syox]

Vllt mal was anderes als Van Neuman versuchen?

 

[Ash-Zayr]

Also Lichtgeschwindigleit ist nun immer noch schnell genug, um Daten theoretisch von der Erde zum Mond zu schicken und dabei immer noch gemäß IT-Fachjargon von "Echtzeit" zu reden. Ich denke nicht, dass erst Recht ein paar cm Herumgerücke von Komponenten auf einem Mainboard hier wirklich auch nur annähernd maßgeblich in der gesamten Betrachtung von Zukunftstechnologien sind.

Ash

 

[nApfelkuchen+SL]

"Echtzeit" ist ja auch relativ. Und eine Latenz von 1,28s ist für viele Fälle zu langsam ...http://www.astronews.com/frag/antworten/1/frage1765.html

Bei Haswell hat der L1 Cache eine Latenz von minimum 4 Zyklen.
(Hoffe das stimmt: http://www.realworldtech.com/haswell-cpu/5/).

Das macht bei 4GHz eine Latenz von 1ns. Wenn man den Cache jetzt 5cm von der CPU (bzw dem Rest davon) entfernt platzieren würde, dann würde die Latenz um 0.5ns steigen, was im schlimmsten Fall die Latenz um 50% auf 1,5ns steigern würde.

Ich wollte mit der Rechnung nur aussagen, dass Speicher, der für niedrige Latenzen gedacht ist, nicht beliebig weit weg von der CPU sein darf. Und hier Spielt die Lichtgeschwindigkeit dann eine Rolle.

 

[LundM]

deswegen cpu eigenes pcb.

dann kan der ram auf dem mainboard bleiben keine großen latenz erhöhungen

und die cpu hat direckt anliegent ihren externen cache.

klar ist es nicht perfeckt aber damit wären wir mindestens 5-10 jahre wider im grünen bereich bis was andres fertig ist.

man könnte ja zb auch ein multi cpu pcb realisieren.

2 cpu´s bereiche und in der mite und um die cpu´s rum der l4 cache.
also an jedem ende 3 kerne zb um den cpu rum cache l3(l4) und mittig zwischen beiden l4(l5) cache der gemeinsam genutzt wird.

vorteil wäre der l4 könnte locker 1-2 gb groß sein und der l3 auf den dies könnte dann als buffer dienen in dem wichtige prioritäts daten liegen.

 

[Krik]

Vllt mal was anderes als Van Neuman versuchen?

Macht man schon. Heutige CPUs setzen auf einen von-Neumann-/Harvard-Zwitter.


@LundM
Ich weiß nicht, ob du damals den Pentium 2 und 3 sowie die ersten Athlons mitbekommen hast. Da hat man genau das gemacht, was du vorgeschlagen hast. Man hat den L2-Cache statt im Die zu integrieren auf das CPU-PCB mit draufgepappt. Das nannte sich dann Slot statt Sockel. Man hat schnell festgestellt, dass das auf Dauer zu teuer ist und ist schon während des Pentium 3 wieder auf das normale Sockel-Design zurückgeschwenkt.

2 CPUs auf einem PCB sind keine gute Idee. Dann hat man auf engem Raum gleich zwei 100 Watt-Herdplatten, die man kühlen muss. Das bekommt keine Luftkühllösung in annehmbarer Lautstärke auf die Reihe.

Und da du von Gigabytes auf dem PCB träumst: Das bringt nichts. Das ist Symptombekämpfung. Man muss das Problem an der Wurzel packen.


Es wird langsam Zeit für einen Paradigmenwechsel. Wie schaut denn die aktuelle Entwicklung aus? Man nimmt CPUs, packe da x Kerne drauf, packe noch eine GPU dazu und schraubt das dann in den Rechner. Zusammengefasst heißt das, dass die CPUs zu APUs werden und die verfügbaren Recheneinheiten heterogener werden (zB Kern und Shader). Man packt also immer mehr spezialisierter Hardware dazu.
Als Basis verwendet man aber immer noch eine Abart der ersten CPU-Architekturen. Die ist eigentlich gar nicht für solche Einsatzzwecke vorgesehen. Dort sollte man meiner Meinung nach anpacken. Das erfordert aber einen kompletten Bruch mit allem, was wir heute haben.

 

[r4yn3]

wen mein speicher direckt dran liegt und ein ewig dickes aufgebohrten autobahn netz hat kann man damit einiges raus kitzeln.

klar auf die ist es schneller aber zb cpu hat l1 l2 und 128mb l3 auf dem die und direckt aussen rum auf dem pcb nochma 2/4 gb gddr5 mit nem 512bit interface damit wäre erst ma abhilfe geschaft.

Bitte was? Ich bin wahrlich kein CPU Designer, aber du hast wohl utopische Vortellungen.

2 cpu´s bereiche und in der mite und um die cpu´s rum der l4 cache.
also an jedem ende 3 kerne zb um den cpu rum cache l3(l4) und mittig zwischen beiden l4(l5) cache der gemeinsam genutzt wird.

vorteil wäre der l4 könnte locker 1-2 gb groß sein und der l3 auf den dies könnte dann als buffer dienen in dem wichtige prioritäts daten liegen.

Den Die Shot von Ivy Bridge EP kennst du? Ja?

Und das, was du dir unter L4 Cache vorstellst, ist bereits der normale Ram. Natürlich könnte man auch hier wohl auf GDDR5 setzen, aber was kosten 3GB GDDR5, 50€? Um den Flaschnehals zu kompensieren sind solche lustigen Dinge wie Quad Channel erfunden worden.

Du kannst nicht beliebig viele Cache Instanzen dranbauen, schon gar nicht abseits der Cores. Du siehst anhands Napfkuchens Rechnung, wie kritisch sich das auswirkt.

@Topic: IBM ist doch was Technologien anbelangt immer gut drauf, wie lösen die das? Aber ich vermute mal die werden still und heimlich daran werkeln.

 

[anonymous_user]

In deinem Bild sieht es nach maximal +2 Kerne, also +50% aus.

Dann schau nochmal genau hin auf die Fläche die für Cores und Cache zur Verfügung stehen, unten der L3 Cache ist ja klar zu erkennen, der nutzt etwas mehr als 1/3 der Fläche davon, in jedem Core ist links oben der L2 Cache, und in den Kernen unten Links sind jeweils 2 grüne verschwommene Streifen, wenn ich micht nicht täusche ist das jweils der L1 Instruction und L1 Data Cache, damit würde man also grob auf etwa genau die hälfte der Fläche kommen! Deshalb meine Schlussfolgerung etwa doppelt soviele Kerne wären ohne Cache möglich!

@e-Laurin:
Stimme ich voll und ganz(auch dem letzten Post oben) zu, wobei du da auch die High-End/HPC Chips als Extremfälle hast, die haben ja bekanntlich immer sehr viel Cache.


@LundM:
Deine Rechtschreibung ist schon wieder ein Graus
Aber die Idee von dir an sich ist sehr Utopisch, solch ein Chip bzw. PCB wird extrem viel Asche kosten.
Und dann tut sich da schon wieder der nächste Flaschenhals auf. Du hast ja dann alle Dinge ausserhalb des PCB vergleichsweise Langsam angebunden. Davon ab sollten auf Dauer CPU und GPU sich ihren Speicherbereich teilen, das wäre mit deiner Konstruktion auch nur mit Flaschenhals möglich, oder sehr Teuer, da die Verbindung zwischen den Komponenten sehr ausgefeilt sein müsste.

Das wäre letztendlich alles nur Symptom Verschiebung, das Problem wäre aber nicht beseitigt:
Die CPU brauch mehr schnellen Speicher, der gleichzeitig nicht zu viel Platz einnehmen darf, die Anbindung an externe Geräte darf darunter aber auch nicht leiden, wenn man die Aspekte Datendurchsatz und Latenz berücksichtigt. Und zu guter Letzt darf dass alles nicht viel Strom verbrauchen, da ja auch noch alles gekühlt werden muss.

 

[foofoobar]

Gibts ja eigentlich schon Speicher sogar auf der Die...der Cache Speicher von heute hätte vor ein paar Jahrzenten bestimmt locker hingereicht
auch das Packen oder Schichten also mehr CPUs oder Speicherlagen wären bestimmt möglich,

Und wohin mit der Abwärme ?

Ergänzung (23. Oktober 2013)

2 cpu´s bereiche und in der mite und um die cpu´s rum der l4 cache.
also an jedem ende 3 kerne zb um den cpu rum cache l3(l4) und mittig zwischen beiden l4(l5) cache der gemeinsam genutzt wird.

Also wie die P-Series.


http://forwardthinking.pcmag.com/computing/315265-what-s-next-for-server-chips

https://www.computerbase.de/2008-03/ibm-stellt-prozessormonster-mit-20-cores-vor/