Ergänzend zur News ein paar Punkte, da man ohne Kenntnis der aktuellen Fertigungstechnologien diese teilweise falsch verstehen könnte:
SOI: Wafer besteht aus Silizium und "unten" aus Siliziumoxid, letzteres hat mehr elektrischen Widerstand. Vorteil: Reduzierung von Leckströmen in den Wafer hinein, Nachteil: durch den höheren Widerstand stellt sich ein Kondensatoreffekt ein, was insbesondere bei schlechter Ausführung der Metallkontakte bei Source und Drain (siehe Lexikon Transistor) zu einer niedrigen, maximalen Taktfrequenz führt.
high-k: toller neuer Modebegriff, der sich auf das Isolationsmaterial bei dem Gate-Anschluss bezieht - mit "SOI" also erstmal wenig zu tun hat. Allerdings kommt bisher hier auch Siliziumoxid zum Einsatz, welches hier allerdings zunehmend einen zu geringen elektrischen Widerstand hat - die Elektronen schaffen es durch die Schicht, wir haben einen ollen Leckstrom. Es werden zukünftig neue Materialien eingesetzt, Intel ist hier Vorreiter. Vorteil: geringe Leckströme, auch bei höheren Betriebsspannungen und somit Taktfrequenzen. Nachteil: teurer in der Fertigung, es müssen mehr Prozessschritte durchgeführt werden. TSMC wird deswegen auch 2 Prozesse anbieten mit beiden Gate-Materialien.
"SOI" und "high-k" haben direkt keinen Einfluß auf die erreichbaren Taktraten, nur wie erwähnt auf die Leckströme und der damit verbundenen, taktunabhängigen wie "sinnlosen" Leistungsaufnahme der Schaltung. Wobei der Hersteller mit geringen Leckströmen halt die Option hat, höhere Betriebsspannungen und damit Taktraten zu fahren.
Wobei wir beim dritten Punkt, dem angesprochenen Phenom, wären: als Quadcore inkludiert er schlicht zu viel Transistoren. Der 65nm-Prozess hat ein zu mieses Leistungs-Takt-Verhältnis, als das man damit sinnvoll Richtung 3GHz takten kann. Wie ein Dualcore erst in 65nm allgemein wirtschaftlich wurde, wird es ein Quadcore erst mit 45nm oder besser. Erst recht, wenn man ein monolithischen Vierkerner im Portfolio hat...