Grundgütiger schrieb:
Der Rest vom Artikel zu ASML (nicht das dort ASMR Stimmung aufkommt) hat der Herr sich wohl aus den Fingern gesaugt.
Das will ich nicht behaupten. Aber in seiner
Argumentation steht sehr viel Konjunktiv.
Und ein entscheidender Zwischenschritt fehlt, nämlich um wie viel TSMC, Samsung, Intel und die Speicherhersteller ihre Ausgaben für EUV-Maschienen kürzen werden.
CDLABSRadonP... schrieb:
Apple nutzt N3B und die Frage ist, wer würde auch N3B-Chips auflegen.
AFAIU ist N3B ein Apple only Prozess.
Die anderen Hersteller werden erst dann einsteigen, wenn TSMC N3E freigibt.
Im Call zu Q1 2023 hat TSMC erwähnt, dass die Nachfrage nach N3 ihre verfügbaren Kapazitäten übersteigt soll. Und warten wir erst Mal ab, wie gut sich die i15-Phones verkaufen.
TSMC wird nicht müde zu wiederholen, dass 3 nm sehr viel besser angenommen wird als 5 nm. Was aber wenig bedeutet, da bei 5 nm die ersten anderen Anbieter erst Ende 2021 aufgesprungen. Das heißt mehr als 18 Monate nach Start.
CDLABSRadonP... schrieb:
N3B und N3E sind nicht von den DesignRules her miteinander kompatibel, anders als N3E und N3P / N3X. Das macht solch einen Schritt unattraktiv.
Wie gesagt, ich habe die Geschichte mit einem anderen Unterton gehört, N3 ist Apple only und N3E ist für die anderen Kunden. Was aber natürlich nicht heißt, dass N3 für alle Zeit auf dem aktuellen Stand stehen bleibt. auch hier wird es Revisionen des PDKs geben.
CDLABSRadonP... schrieb:
Gleichzeitig ist solch ein frischer Node ohnehin unattraktiv für große DIEs. Das macht Nvidia als Kunden unwahrscheinlich.
Bis die neuen Produkte kommen, sollte der Yield passen. Im Zweifelsfall solltes es bei den typischen niedrigen Fehlerraten von TSMC für Nvidia zu verschmerzen sein.
CDLABSRadonP... schrieb:
Könnte mir da sogar eher vorstellen, dass AMD den Node nutzen würde.
Es gibt die klare Aussage von AMD dass Zen 5 in 4 nm und in 3 nm erscheinen wird.
Dass AMD Strix Point in 3 nm auflegen wird, halte ich angesichts des hohen Anteils an IO bei APUs für sehr unwahrscheinlich. In dieser Hinsicht passt es, dass es Leaks gibt, die das Verwenden von 4 nm suggerieren.
(Bei ihrer Hot Chips 35 Folien zu Phoenix Point hat es AMD geschafft einmal zu schreiben N4 und das andere Mal N4P)
Bei den CCDs für Zen 5 und Zen 5c erwarte ich nach allem was AMD angekündigt hat, dass diese mit 3 nm hergestellt werden.
Bei den Gaming GPUs ist es möglich, dass der größte GCD in 3 nm hergestellt wird. aber hier gibt es ja die wildesten Gerüchte. Das einzige das ich wirklich erst nehme ist die Aussage von David Wang, dass AMD auch bei RDNA 4 auf die 1000 USD zielt.
Bei Halbleiternherstellern ist das kurzfristige Änderung des Nodes nicht möglich
CDLABSRadonP... schrieb:
Denn in Kombi mit Chiplets ist das keine schlechte Idee, sie könnten einfach einen sehr kleinen Chip darin auflegen und aus dem etwas zusammenzimmern, das eine Nische gut bedienen kann.
Zusammenzimmern gibt es in der Halbleiterbranche nicht.
CDLABSRadonP... schrieb:
Ein direkter Refresh von Bergamo wäre dafür ein Kandidat, um Intel weiter Marktanteile abzunehmen. Da könnte ich mir vorstellen, dass AMD ein entsprechendes Projekt tatsächlich zwischenschieben könnte.
Den wird es nicht geben. Zen 5 und Zen
5c steht vor der Tür, da ergibt es keinen Sinn Designkapazität für Zen 4c zu verschwenden.
Und nochmal es geht da nichts kurzfristig. Pi Mal Daumen 1 Jahr Design bis zum Tapeout und dann noch mal mindestens 1 Jahr.
Außerdem sind Client CPU und Server CPU von der Krise mitbetroffen.
Weyoun schrieb:
Die Stornierungsgebühr (zwischen 0 und 100 Prozent je nach Vertrag und Zeitraum der Stornierung zum Auslieferungstermin) wird vorher vertraglich festgelegt.
Kennst Du die Verträge im Detail?
In den Verträgen steht nur das, auf das sich beide Seiten einigen. Hier hat ASML sicher eine gute Verhandlungsposition, aber sie verhandeln aber auch nicht mit Klitschen.
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