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NewsProduktionsstart: TSMC startet am 29. Dezember die N3-Fertigungslinien
doch das passt denke ich FAB18 Phase 1-7 ist 5nm und wie ich das verstehe bereits am laufen
wurde nur P8 eingeweiht die 3nm Produktion und nur jene soll ~10Mrd./Year bringen
N5 in 2020 8% der 45,51Mrd. = 4,64Mrd
N5 in 2021 19% der 56,82Mrd. = 10,8Mrd
in 2022 denk ich 26 bis 30% ab 23 kaum noch wachstum da N3 übernimmt
es wird sicherlich N5 auf N3 hochgerüstet aber N5 läuft ja auch noch weiter und generiert Umsatz
und gesammt wurden in alle 8Phasen ja nur 65Mrd investiert
Die Pressemitteilung dreht sich um N4P nicht um N4 sondern auf N4P. Diese Angaben beziehen sich in der Regel auf einen Arm-Core. Bei anderen Anwendungen können andere Werte auftreten.
Das ist noch Mal ein anderer Prozess. Aber bei den ganzen Prozessen verliere ich den Überblick. So wie ich diese Pressemitteilung lese, wird N4P der neue Standardprozess des 5 nm Nodes. Wenn man Masken reduziert wird das ganze billiger. Ich hatte im Kopf dass N4 der Volumenprozess von 5 nm wird, es ist aber N4P.
Damit sieht man schön wieviele Dies je Wafer entstehen.
Und damit relativieren sich die Preise massiv.
Ergänzung ()
Die Einweihung der Fab in Arizona ist medial massiv eingeschlagen. Das hat in Taiwan für Unmut gesorgt. Der ganze Hokus Pokus wurde nur veranstaltet, um in Taiwan die Wogen zu glätten.
Icke-ffm schrieb:
doch das passt denke ich FAB18 Phase 1-7 ist 5nm und wie ich das verstehe bereits am laufen
wurde nur P8 eingeweiht die 3nm Produktion und nur jene soll ~10Mrd./Year bringen
Ich habe im Kopf, dass es eine Aufteilen von 1:1 zwischen 5 nm und 3 nm geben sollte.
Aus der Pressemitteilung:
TSMC hat ein starkes Fundament für die 3nm-Technologie und die Kapazitätserweiterung gelegt. Die Fab 18 in der STSP dient als GIGAFAB®-Anlage des Unternehmens zur Herstellung von 5nm- und 3nm-Prozesstechnologie. Heute gab TSMC bekannt, dass die 3nm-Technologie erfolgreich in die Volumenproduktion mit guten Ausbeuten übergegangen ist, und feierte das Richtfest für die Phase 8 der Fab 18. TSMC schätzt, dass die 3nm-Technologie innerhalb von fünf Jahren nach Beginn der Serienproduktion Endprodukte mit einem Marktwert von 1,5 Billionen US-Dollar hervorbringen wird.
Somit ist die Interpretation falsch, dass in Phase 1 ... 7 die Produktion auf 5 nm läuft und nur in Phase 8 die Produktion auf 3 nm läuft. 2021 waren nur 3 Phasen der Fab 18 in Betrieb.
Richtfest bedeutet, dass die Halle steht und dass das Equipment bald rein kann. Das Richtfest in Arizona war im Juli 2021.
Icke-ffm schrieb:
es wird sicherlich N5 auf N3 hochgerüstet aber N5 läuft ja auch noch weiter und generiert Umsatz
und gesammt wurden in alle 8Phasen ja nur 65Mrd investiert
DTCO oder in Worten "design technology co-optimization" ist bei mir schon im Kontext des ersten 7nm Design von AMD in Erinnerung. Ich weiß nicht mehr wo ich das gelesen habe. Heisst aber doch im Design Flow ist, DTCO durch die Toolchain schon vorhanden und auf den jeweiligen Prozeß abgestimmt. Kann man bei Cadence/Synopsys auch sofort nachlesen. Sprich ohne DTCO kein (gescheites) Design . Es muss also noch was anders sein. Und ich denke der N4 customized von Nvidia wird vor allem auf "lower power/ lower leakage"
weiter optimiert sein, worauf sonst? Und der Prozeß ist ja auch sehr effizient. Eine Quelle habe ich dafür allerdings nicht.
Erscheint mir einfach logisch.
ETI1120 schrieb:
Die große Frage ist bei Samsung immer, welche Fehlerquote sie haben. Alles was Samsung als 4 und 5 nm bezeichnet hat war erheblich schlechter als das was TSMC aufgeboten hat. Sowohl von den D0-Defekten (-> Yield) als auch von den Parameterdefekten (-> Takt, Verbrauch) war Samsung erheblich schlechter. deshalb sind Nvidia und Qualcomm (Spitzenprodukte) von Samsung zu TSMC gewechselt.
Wenn du mit Verbrauch Leistungsaufnahme und Leckströme meinst - genau. Meiner Meinung nach war das (öfter) ein Problem von Samsung. Wenn man mit einem Design an seine Grenzen geht, und das macht man bei high end Grafikkarten, dann geht die Leitungsaufnahme bei Samsung aber noch ein "bischen mehr durch" die Decke. Eine schlechten Defekt-Yield kann man durchaus noch "weglächeln" als Foundry, aber wenn das spezifizierte Design leider 80W mehr verbraucht und oder den spezifizierten Takt gar nicht schafft, usw hat man ein ernstes Problem.
Nvidia ist seinerzeit fast komplett zu Samsung gewechselt wegen des Preises, aber hatten damit AMD einen Technolgie-Vorteil verschafft. Deswegen musste man wieder zurück zu TSMC (und den höheren Preisen).
Eine 4090 auf (dem besten verfügbaren) Samsung Prozeß würde wahrschein deutlich mehr Strom ziehen und würde die Leistungfähigkeit nicht errreichen... (PPAC nicht mehr "sinnvoll machbar" - PPAC =Performance/Power/area/cost)
Und wie Du ja schon richtig sagtest Samsung ist/war in der Branche als Ankündigungsweltmeister bekannt.
Was nützt ein toller Prozeß auf dem Papier wenn er real zu spät kommt. Deswegen sind die großen Firmen vorsichtig bei leading edge und Samsung...
Bezüglich der Kosten - Der Prozeß und seine Kosten sind das eine, die Designkosten das andere. Wird hier ständig vergessen. Die müssten erstmal reingeholt werden. Der Grafik zeigt Designkosten für ein ASIC/SoC
Neuprojekt - mal zur orientierung.
Ich weiß nicht, ob du es mitbekommen hast, aber auch AMD verlangt über 1000€ für seine Graka.
Das Argument "Nvidia ist nur gierig" zieht hier nicht alleine. Dass man immer höhere Gewinne erzielen will, ist offensichtlich, aber das ist nicht der einzige Faktor und sehr wahrscheinlich auch nicht der ausschlaggebende.
Streng genommen richtig - denn TSMC ist gierig.. Musst mal deren Gewinnmarge die letzten Jahre ansehen - wie die sich entwickelt hat.. Die langen bei allen ihren Kunden kräftigst ins Portmonee..
Früher hätte ich die News begrüßt - heute ist sie eher eine Hiobsbotschaft...
Ich bin Laie in dem Gebiet und dann hat man das Problem, dass man eine gewisse Vorstellung entwickelt diese aber nicht sauber formulieren kann. Erst wenn ich ein gewisses verständnis entwickle kann ich detaillierter schreiben. Bis dahin versuche ich mich mit schlagworte auszudrücken.
HAL8999 SP3 schrieb:
DTCO oder in Worten "design technology co-optimization" ist bei mir schon im Kontext des ersten 7nm Design von AMD in Erinnerung.
DTCO = Design-Technology Co-Optimization
= System Design Circuit Technology Co-Optimization
HAL8999 SP3 schrieb:
Ich weiß nicht mehr wo ich das gelesen habe. Heisst aber doch im Design Flow ist, DTCO durch die Toolchain schon vorhanden und auf den jeweiligen Prozeß abgestimmt. Kann man bei Cadence/Synopsys auch sofort nachlesen. Sprich ohne DTCO kein (gescheites) Design .
Ja Toolhersteller können immer alles, oder behaupten es zumindest. Aber DCTO ist AFAIK keine Funktion der EDA-Toolchain und hat auch nichts mit dem Design zu tun. Es ist so wie ich es verstehe eher ein Feedback aus dem Design in die Schaltungen, Bauelemente.
So wie ich es verstehe werden die Schaltungen und die Bauelemente auf dem Chip variiert, um für das Design die besseren Ergebnisse herauszuholen.
HAL8999 SP3 schrieb:
Es muss also noch was anders sein.
Und ich denke der N4 customized von Nvidia wird vor allem auf "lower power/ lower leakage"
weiter optimiert sein, worauf sonst? Und der Prozeß ist ja auch sehr effizient. Eine Quelle habe ich dafür allerdings nicht.
Was gemeinhin als Prozess bezeichnet wird läuft auf das PDK hinaus. Die PDK gehören den Fabs und enthalten alles was man benötigt um Chips bei der Fab fertigen zu können. Das sind Aufbau und Abmessungen der Bauteile, Design Rules, diverse elektrische und physikalische Modelle der Bauteile, ...
Diese PDK werden AFAIK in die EDA-Toolkette geladen und ermöglichen es das Design der Schaltungen umzusetzen und zu validieren. Wenn man komplexe Chips effizient designen will benötigt man IP. Und man kann nur IP verwenden, die mit dem PDK der Fab kompatibel ist.
Was DTCO vom bloßen Anpassen bzw. Erweitern der Design Rules unterscheidet ist, dass man auch die Bauelemente selbst verändert.
HAL8999 SP3 schrieb:
Wenn du mit Verbrauch Leistungsaufnahme und Leckströme meinst - genau. Meiner Meinung nach war das (öfter) ein Problem von Samsung. Wenn man mit einem Design an seine Grenzen geht, und das macht man bei high end Grafikkarten, dann geht die Leitungsaufnahme bei Samsung aber noch ein "bischen mehr durch" die Decke.
30 % schlechtere Effizienz im vergleich zu TSMC N5 ist mehr als ein bisschen.
HAL8999 SP3 schrieb:
Eine schlechten Defekt-Yield kann man durchaus noch "weglächeln" als Foundry, aber wenn das spezifizierte Design leider 80W mehr verbraucht und oder den spezifizierten Takt gar nicht schafft, usw hat man ein ernstes Problem.
Wenn du mit weglächeln meinst, dass man die Wafer vorselektiert oder die Kunden nur die guten Dies bezahlen lässt ist das richtig. Aber das kann sich nur Samsung leisten. Es gibt ja genügend Leute die teure Samsung Produkte kaufen.
HAL8999 SP3 schrieb:
Nvidia ist seinerzeit fast komplett zu Samsung gewechselt wegen des Preises,
das ist nicht richtig. Nvidia ist mit den Gaming GPUs zu Samsung gewechselt. Die A100 wurden weiterhin bei TSMC gefertigt. Wie es mit den anderen Chips der Netzwerksparte aussieht, weiß ich nicht, aber ich gehe davon aus, dass auch sie bei TSMC gefertigt werden.
HAL8999 SP3 schrieb:
aber hatten damit AMD einen Technolgie-Vorteil verschafft. Deswegen musste man wieder zurück zu TSMC (und den höheren Preisen).
Samsung sucht händeringend nach externen Kunden für ihre aktuellen Prozesse. Und da macht man eben Dumpingangebote. Aber der Gap bei der Effizienz wird bei 5 nm größer als bei 7/8 nm.
HAL8999 SP3 schrieb:
Eine 4090 auf (dem besten verfügbaren) Samsung Prozeß würde wahrschein deutlich mehr Strom ziehen und würde die Leistungfähigkeit nicht errreichen... (PPAC nicht mehr "sinnvoll machbar" - PPAC =Performance/Power/area/cost)
Der Unterschied in der Effizienz zwischen Qulalcomm SD8 Gen1 (Samsung) und SD8+ Gen1 (TSMC) beträgt ca. 30 %.
HAL8999 SP3 schrieb:
Bezüglich der Kosten - Der Prozeß und seine Kosten sind das eine, die Designkosten das andere. Wird hier ständig vergessen. Die müssten erstmal reingeholt werden. Der Grafik zeigt Designkosten für ein ASIC/SoC
Neuprojekt - mal zur orientierung.
ich kenne die Grafik. Es ist mir nicht bekannt unter welchen Voraussetzungen diese Zahlen gelten. Semianalysis behauptet die Zahlen sind zu hoch. Da diese Grafik auch in der IRDS enthalten ist, ist sie sicher nicht komplett falsch.
Bei einer anderen Fab fertigen zu lassen bedeutet ein komplettes Redesign des Chips. Das ist die neue Realität der FinFET-Ära.
Ein anderer Faktor ist, dass AFAIK die Wafer Supply Agreements zwischen Fab und Halbleiterhersteller Klauseln enthalten, die verlangen, dass jeder Designer der mit dem PDK arbeitet, für eine gewisse Zeit danach nicht mit PDKs von anderen Fabs arbeiten darf.
Ergänzung ()
Novasun schrieb:
Streng genommen richtig - denn TSMC ist gierig.. Musst mal deren Gewinnmarge die letzten Jahre ansehen - wie die sich entwickelt hat..
Und die Kunden von TSMC haben trotzdem ebenfalls riesige Gewinne gemacht.
TSMC muss die Erweiterungen finanzieren und trägt das Risiko dass die Kapazitäten nicht ausgelastet werden. Das kann TSMC nur teilweise in den Wafer Supply Agreements durch Mindestabnahmen abfedern.
TSMC muss die Erweiterungen finanzieren und trägt das Risiko dass die Kapazitäten nicht ausgelastet werden. Das kann TSMC nur teilweise in den Wafer Supply Agreements durch Mindestabnahmen abfedern.
Richtig, TSMC muss die Erweiterungen finanzieren, bei allem weiteren würde ich dir aber Empfehlen dich mit dem Thema Buchhaltung zu befassen. Das meiste Geld, das am Jahresende als Gewinn dasteht, wird an die Aktionäre als Dividene ausgezahlt, dann schnappt sich der Staat einen gewissen Teil und der Rest wird zurück behalten, damit man die laufenden Kosten stemmen kann.
Es hat einen Grund, warum große Firmen wie Intel, AMD, NVIDIA aber auch TSMC und selbst unsere großen Autobauer und Co immer einen Grundstock an Schulden haben: Investionten - egal ob der Bau einer Fabrik oder die Anschaffung neuer Arbeitsgeräte - lassen sich nicht "sofort" vom Umsatz abziehen, sondern entsprechend ihrer erwarteten Lebensdauer. Firmen nehmen also für solche Investitonen Schulden auf, die in der Regel der Laufzeit der Lebenszeit entsprechend. Vom Umsatz des Jahres darf dann die Firma den Anteil der Gesammtkosten des Gerätes/Baues zzgl. der Zinsen für den Kredit abziehen.
Kauft TSMC (die Preise sind jetzt fiktiv) für 5.000.000 bei ASML eine neue Belichtungsmaschine, dann darf TSMC die 5.000.000 nicht sofort vom Umsatzabziehen, sondern entsprechend der Lebensdauer, als Beispiel 10 Jahre. Dann darf TSMC in den nächsten 10 Jahren jedes Jahr 500.000 vom Umsatz abziehen. TSMC kann jetzt die 5.000.000 direkt "bezahlen", dann sinkt das Barvermögen um 4.500.000 zum Jahresende, oder TSMC nimmt bei einer Bank einen Kredit über 5.000.000 auf für 10 Jahre, dann zahlen sie die 5.000.000 aus dem Kredit, das Barvermögen wird nicht angegriffen und jedes Jahr werden 500.000 zzgl. der Zinsen aus dem Umsatz beglichen.
Ähnlich verhält es sich mit den neuen Fabriken, nur dass hier dann die Laufzeiten nicht 10 Jahre sind, sondern 20 Jahre oder je nachdem, mit wie viel Prozent der Kosten man das neue Gebäude vom Umsatz jährlich abziehen darf.
Danke für den Rat. Fürs Quartals-, Jahresabschlüsse und Bilanzen lesen langt es alle Mal.
Und wenn ich verkürzend gesagt habe mit dem Gewinn finanziert TSMC die Erweiterungen, mag das buchhaltungstechnisch nicht ganz exakt sein. Aber wenn man es exakt beschreiben will wird's eben länger.
Also Du hast es so gewollt:
Wie Du schön erklärst, fließen Ausgaben für langfristige Inventionen als Abschreibungen in die Gewinn- und Verlustrechnung ein. Das heißt die Ausgaben werden buchhalterisch auf mehrere Jahre verteilt. Wenn die Investitionsausgaben konstant sind oder nur leicht steigen ist das Betrachten der Gewinn- und Verlustrechnung ausreichend.
TSMC ist einer massiven Expansionsphase, deshalb zeigt die Gewinn- und Verlustrechnung nicht das ganze Bild. In Phasen hoher Ausgaben (Mittelabflüsse) muss man ganz besonders auf den Cashflow achten.*) Denn daran sieht man wie die Sache finanziert wird und ob sich daraus Risiken für das Unternehmen ergeben.
Was ist der Cashflow? Bei der Berechnung des Cashflows werden nur tatsächliche Ausgaben (Löhne, Ausgaben für Gebäude, Maschinen, Material, ...) und Einnahmen berücksichtigt. Abschreibungen sind fiktive Ausgaben und werden beim Berechnen des aktuellen Cashflow nicht berücksichtigt. Positiver Cashflow bedeutet, dass ein Unternehmen am Ende der Periode mehr Cash (Geld und alles was kurzfristig in Geld umgewandelt werden kann) hat und negativer Cashflow bedeutet dass ein Unternehmen am Ende der Periode weniger Cash hat. Wenn ein Unternehmen neue Aktien ausgibt, eine Anleihe ausgibt oder die Summe der Kredite erhöht wird ihm Cash zugeführt. Durch Zinszahlungen, Tilgung, Dividenden und Steuerzahlungen fließt Cash ab.
Anleihen und Kredite belasten ein Unternehmen langfristig. Das ist kein Problem solange der Cashflow positiv ist. Wenn sich aber die Investitionen nicht wie erwartet rechnen, kann es passieren dass ein Unternehmen weiteres Geld leihen muss um Zins und Tilgung zu bezahlen.
TSMC hat verschiedene Möglichkeiten die massive Expansion zu finanzieren:
Neue Aktien herausgeben, das geht nur begrenzt, man "verwässert" die Aktien
Anleihen herausgeben
bei Banken Krediten aufnehmen
aus dem laufenden Betrieb finanzieren, d. h. der Cashflow aus dem laufenden Betrieb ist höher als die Investitionsausgaben
Aktien hat TSMC 2022 nicht ausgegeben. Wenn man das Jahr 2022 bis September anschaut, kommt der Cashflow aus dem die Investitionen bezahlt werden, hauptsächlich aus dem laufenden Betrieb. TSMC hat Anleihe ausgegeben, aber Bankkredite zurückgezahlt, so dass dieser Mittelzufluss die Ausgaben für die Investitionen nur zu einem Bruchteil deckt.
DevPandi schrieb:
Das meiste Geld, das am Jahresende als Gewinn dasteht, wird an die Aktionäre als Dividene ausgezahlt,
Das trifft auf TSMC nicht zu. Die Dividende beträgt in den ersten 9 Monaten nur ca. Drittel des Gesamtergebnisses. Das wäre in einer Situation in der das Unternehmen massiv investieren muss auch Schwachsinn.
Wenn TSMC die Investitionen nicht hauptsächlich aus dem laufenden Betrieb finanzieren könnte, hätte TSMC weniger investiert. Halbleiterfertigung ist ein teures und riskantes Geschäft. Hohe Zahlungen für Zinsen und Kredite würdem das Risiko weiter erhöhen.
*) Auch falls Unternehmen dauerhaft Verluste schreiben, ist der Cashflow die kritische Größe. Solange der Cashflow positiv ist, ist es nicht kritisch, das Unternehmen hat Zeit die Rentabilität zu verbessern. Wenn der Cashflow negativ ist, kann man leicht ausrechnen wann dem Unternehmen bei konstant negativen Cashflow das Geld ausgeht. Und dann kann es sein, weil niemand mehr dem Unternhemen Geld leiht, dass das Unternehmen alles zu Cash machen muss was möglich ist. Denn nur so kann der Betrieb aufrecht erhalten werden.
Bei AMD 2015 waren Mark Papermaster und Lisa Su auf Tour um bei Investoren neue Gelder loszueisen. Sie haben damals Investoren Zen und die Roadmap präsentiert. Ich denke nicht, dass AMD ohne neue Mittel Zen auf den Markt hätte bringen können.
N3 ist ein neuer Node. Mit einem Prozess hat Samsung einen chinesischen Hersteller von Bitcoin-Miningcomputer benannt. Ich denke schon dass die ein paar Wafer abgenommen haben.
GAA steht für Gate All Around und es bedeutet, dass die Transistoren anders aufgebaut sind.
Während Apple konventionell seine nächste APU in N3 fertigt benötigt N3E optimierte .little CPU Cores damit sich das Konzept überhaupt lohnt.
N3E ist die eigentliche Besonderheit und Vorteil das Sparen bei einem Teil der Logikschaltungen.
Dafür schrumpft SRAM kaum noch, entweder zweites DIE on Top oder langsameres, kompakten L4 in low power N3E. Sieht nach viel Aufwand aus, wahrscheinlich bleibt N6 noch länger die besser Wahl für viele Produkte.
Aus "Cross-Disciplinary Innovations Required for the Future of Computing", Sam Naffziger, AMD, SkyTalk, DAC 2021"
Es ist nun Mal so dass Analog, SRAM und Logic unterschiedlich skalieren.
Und auch bei der Logik steigt der Aufwand und damit die Kosten bei neuen Nodes.
Die Antwort von AMD auf diese Herausforderungen ist der Chipletansatz. Bei Zen wird der IOD (viele analoge Schaltungen) in einem älteren Node hergestellt.
N6 ist der Standardprozess auf dem 7 nm Node. Und trotz dieser Herausforderungen ziehen die Kunden mit vielen ihren Produkten weiter, die bisher auf dem 7 nm gefertigt werden. Neuen Produkte rücken nicht im selben Umfang nach. Das resultiert darin dass zumindest im nächsten Jahr die Fertigungskapazitäten des 7 nm Nodes nicht ausgelastet werden.
Im übrigen werden viele bzw. sogar die meisten Halbleiter auf älteren Nodes gefertigt. Das kann man aus der Verteilung der Einnahmen über die Nodes ersehen. Diese Grafik ist immer Teil der Präsentation bei der Bekanntgabe des Quartalsergebnisses:
Der Umsatz bei 5 nm und 7 nm lag in Q3 2022 zum ersten Mal deutlich über 50 %. Die Wafer bei 5 nm und 7 nm werden teuer verkauft als die Wafer bei "alten" Nodes . Wenn man die gefertigten Wafer betrachtet, dürfte der Anteil der "alten" Nodes noch deutlich über 50 % liegen.
Ergänzung ()
RKCPU schrieb:
N3E ist die eigentliche Besonderheit und Vorteil das Sparen bei einem Teil der Logikschaltungen.
Die Entwicklung des N3 Prozesses ist nicht so gut gelaufen wie zuvor bei N7 und N5. Das ist seit langem bekannt.
N3E ist ein Prozess der einfacher gefertigt werden kann. Das heißt er kommt mit weniger EUV-Schritten als N3 aus. Damit ist dieser Prozess billiger. Die meisten Kunden werden auf N3E setzen.
Mit N3E kam TSMC schneller als erwartet voran. Würden nicht einige Kunden den N3-Prozess benötigen, wäre TSMC eventuell sogar direkt zu N3E übergegangen.
FinFlex ermöglicht es im selben Block unterschiedliche FinFETs einzusetzen. Das ist neu. Bisher konnte man in einem Block nur einen FinFET-Typ verwenden. Das heißt man musste entscheiden, welche Bibliothek für diesen Block verwendet wird. Mit FinFlex kann man nun einen Block aus verschiedenen Bibliotheken aufbauen.
TSMC bietet im PDK für N3E 3 Biblotheken mit FinFET an:
Ultra Low Power
Effizient
Performance
Die FinFlex-Technologie wird von TSMC zum ersten Mal bei N3E angeboten.
Im Prinzip so ähnlich wie bei N6 zu N7 und N4 zu N5. Nur ist N3E diesmal tatsächlich bei den meisten Parametern wieder ein halber Schritt zurück im Vergleich zu N3(B). Aber den normalen N3 bekan man nie zufriedenstellend zum Laufen.
Jedenfalls ist N3E in Sachen Dichte sehr mau. Die Ultra Low Power Library bringt schon nur 56% Dichte, die Effizienz Library schon nur noch 39% zu ihrem eigentlichen Vorgänger. Das ist absolut nicht viel und speziell im Bereich der HP Libraries könnte Intel 4 schon N3E in Sachen Dichte nahekommen.
Im Prinzip so ähnlich wie bei N6 zu N7 und N4 zu N5. Nur ist N3E diesmal tatsächlich bei den meisten Parametern wieder ein halber Schritt zurück im Vergleich zu N3(B). Aber den normalen N3 bekan man nie zufriedenstellend zum Laufen.
Bei der Pressemitteilung behauptet TSMC, dass N3 einen mit guten Yield erzielt. Aber es fällt auf dass es von TSMC dazu keine Vergleiche zu N5 gibt. Das war bei 5 nm noch ganz anders
Die Parameter der Zellen von intel 4 sind gut. Aber intel 4 ist ein Spezialprozess. Bei intel 4 würde ich in Ruhe abwarten was Intel damit tatsächlich produziert.
Das Desaster bei 10 nm von Intel lag darin dass Intel 3 Mal zurückskaliert hat, bis sie eine ausreichende Fertigungsqualität erreichen konnten. Das hat Intel insgesamt fast 4 Jahre gekostet. Hätten sie gleich im ersten Schritt vernünftig zurück skaliert ... Und trotzdem gehen viele immer noch beim Vergleich von intel 7 mit TSMC 7 nm mit den Dichten des ursprünglichen 10 nm-Prozesses hausieren.
Wenn man die Daten von Samsung sieht, haben ihre Zellen hervorragende Werte. Sie können damit bessere Dichten als TSMC erreichen. Aber Samsung kann diese Zellen nicht mit der erforderlichen Qualität fertigen. Und damit ist die höhere Dichte nutzlos.
Im übrigen habe ich bei Webseiten denen ich, was Halbleiterprozesse angeht, vertraue, noch keine Zahlen im direkten Vergleich von N3- und N3E-Zellen gesehen.
Es ist doch klar warum TSMC und ihre Partner den riesen Aufwand mit FinFlex machen: In Summe kommt eine bessere Skalierung raus.
Blöcke die hohe Frequenzen erreichen müssen, können dichter werden, weil nur die Transistoren auf die es ankommt aus der Performance-Bibliothek kommen.
Blöcke die eine hohe Dichte benötigen, können höhere Frequenzen erreichen, weil einige für die Frequenz kritische Transistoren aus der Effizienz- oder gar der Performance-Bibliothek kommen können.
Da steht aber nicht 1,5 Billionen Yuan, sondern 1,5 Billionen (兆) amerikanische (美) Yuan (元).
Yuan bedeutet im Chinesischen erstmal nur so viel wie (Währungs-)Einheit oder Abschnitt.
Erst durch den Kontext wird ersichtlich, auf welche Währung sich die Angabe bezieht.
Yuan ist daher auch nicht die Währung Chinas (das ist der Renminbi), sondern die im Chinesischen gebräuchliche Vokabel für die Währungseinheit. Dass beides (Renmenbi/Yuan) im Westen häufig gleichgesetzt wird, spielt für chinesischsprechende Menschen keine Rolle. Hier in Taiwan wird ebenfalls Yuan als Währungsangabe verwendet, bezieht sich dann aber logischerweise auf den New Taiwan Dollar.
Das müssen ja einige behaupten, die die ganze Zeit erzählen, dass N3 eingestellt worden wäre und TSMC gleich mit N3E kommt. Wir werden ja sehen welche Produkte tatsächlich mit N3 kommen. Und was sie bringen.
Im Grunde passen die Zahlen weder zu N3 noch N3E so richtig:
Die angekündigte Dichtesteigerung von 60 % liegt über der von N3E mit maximal 56 %, und entspricht dem was TSMC 2021 für N3 vorgestellt hat.
Diue angekündigte Power Reduktuion von (-35 ... -30) % liegt bei der Ultra Power Efficency Library (-30 %) aber über dem was TSMC 2021 für N3 vorgestellt hat.
Ich habe nichts dazu gefunden welche der beiden N5 Bibliotheken TSMC als Vergleich verwendet hat, ich gehe Mal davon aus dass es die HD-Bibliothek war.
Im Artikel zum TSMC Technology Symposium 2022 wird erwähnt, dass TSMC das Problem hatte, dass die Frequenzen der HP-Zellen nicht gut genug waren, weshalb TSMC die Ultra High Performance-Zellen (3-2) hinzugefügt hat. Im Artikel heißt es zwar bei der Entwicklung der N3E-Bibliotheken, es sollte aber auch schon bei N3 aufgetreten sein.
