News Samsung Foundry: Neue 5-nm-EUV-Chipfabrik für Ende 2021 geplant

[Volker]

Samsung hat mit dem Bau einer neuen Fabrik für die Halbleiterfertigung in Südkorea begonnen. Ungewöhnlich schnell soll diese umgesetzt werden, was an der räumlichen Nähe zu bestehenden Komplexen liegt. Der Fokus auf die 5-nm-Fertigung inklusive der EUV-Lithografie soll den Standort zukunftssicher machen.

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[Colindo]

Klingt ganz so, als bleibt Samsung dran. Würde gerne in Zukunft mal 5 nm-Chips von TSMC und Samsung vergleichen.

Kennt jemand die Daten der Transistordichte im Vergleich?

 

[smalM]

@Evilc22
Hoffentlich niemand, die "echte Nanometer"-Diskussion hatten wir schon oft genug.

Mit dem Produktionsstart im anvisierten zweiten Halbjahr 2021

Da wird man wohl den üblichen Maßstab für Samsung-Zeitangaben anlegen müssen: Rechnen wir also eher mit dem zweiten Halbjahr 2022, daß da wirklich was aus der Fab kommt, was dann auch bei einem Kunden in einem Produkt landet.

Kennt jemand die Daten der Transistordichte im Vergleich?

Die üblichen Verdächtigen sind sich noch nicht so ganz einig, aber 5LPE UHD soll ca. 130-135 MT/mm² erreichen, der N5 HD ca. 180-185 MT/mm². Wie üblich ist das die maximal erreichbare Dichte des Prozesses, auf dem Die ist die gemittelte Dichte dann deutlich niedriger.

 

[jk1895]

Was sind denn das für abartig große Bunker (oberstes Bild)?! Warum brauchen so kleine Bauteile nur so viel Platz? 🤪

 

[Chismon]

Würde gerne in Zukunft mal 5 nm-Chips von TSMC und Samsung vergleichen.
Kennt jemand die Daten der Transistordichte im Vergleich?

Die Transistorendichte kannst Du eventuell abschaetzen, wenn Du Zahlen in diesem Artikel von Semiconductor Engineering (der TSMC und Samsungs Zuwaechse in deren Fertigung - von 7 zu 5 zu 3 nm Noden - vergleicht ) zu Rate ziehst .

 

[SoDaTierchen]

Wer kann sagen das 5-nm wirklich 5-nm sind?

Wer das sagt, ist nicht informiert.
Die Kenngrößen für Samsungs 5nm-Prozess sind bereits öffentlich einsehbar, da sieht man sehr deutlich, dass im 5nm-Prozess gar nichts 5nm ist. Das sind nur noch Marketing-Zahlen. Man kann sich aber darauf verlassen, dass Samsungs 5nm-Prozess wirklich kleiner ist als Samsungs 7nm-Prozess.

 

[Evilc22]

Zumindest habe ich mal gelesen dass bei Cpus nicht der ganze Waver? so nennt man das? in der x nm Lithografie gefertigt wird?!
Ich kann auch nicht einen Porsche Motor in einen VW verbauen und sagen es ist ein Porsche

 

[BAR86]

Die Transistorendichte kannst Du eventuell abschaetzen, wenn Du Zahlen in diesem Artikel von Semiconductor Engineering (der TSMC und Samsungs Zuwaechse in deren Fertigung - von 7 zu 5 zu 3 nm Noden - vergleicht ) zu Rate ziehst .

Brrr furchtbar, Vergleichszahlen in Langtextform. Manche Autoren denken wohl nicht an Tabellen? Nein?
Der Link ist schon etwas älter: https://semiwiki.com/semiconductor-...nd-3nm-logic-current-and-projected-processes/

 

[SoDaTierchen]

Zumindest habe ich mal gelesen dass bei Cpus nicht der ganze Waver? so nennt man das? in der x nm Lithografie gefertigt wird?!

Das ist so auch nur halb richtig. Das Ding heißt "Wafer". Wird ein Wafer mit der 7nm-Technologie gefertigt, dann gilt das für den ganzen Wafer. Die Strukturgrößen während des Prozesses zu ändern führt zu nicht mehr brauchbaren Ergebnissen. Ebenso entsteht zu viel Ausschuss, wenn man einen Teil in 7nm und einen Teil in 12nm fertigt. Die Strukturgrößen sind pro Wafer konsistent.
Was aber üblich ist, ist, dass nicht alle Schichten per EUV-Lithografie belichtet werden. So werden Einzelne Schichten mit EUV belichtet, andere Schichten aber "klassisch" per Immersionslithografie. Ich habe leider keine Quelle zur Hand, wo man das im Detail nachverfolgen kann.

 

[Hayda Ministral]

Zumindest habe ich mal gelesen dass bei Cpus nicht der ganze Waver? so nennt man das? in der x nm Lithografie gefertigt wird?!

Eine Diskussion über Strukturgrößen vs. Marketingaussagen? Endlich mal wieder, es ist ja auch schon mindestens zwei Tage her seit wir die das letzte mal hatten.

Ergänzung (22. Mai 2020)

Die Strukturgrößen während des Prozesses zu ändern führt zu nicht mehr brauchbaren Ergebnissen.

Bist Du etwa der Meinung das die Strompfade (inklusive Transistoren) im Die die selbe Breite/Strukturgröße haben wie die Datenpfade?

 

[SoDaTierchen]

Bist Du etwa der Meinung das die Strompfade (inklusive Transistoren) im Die die selbe Breite/Strukturgröße haben wie die Datenpfade?

Nein, ich bin der Meinung, dass der Fertigungsprozess nicht mitten in der Wafer-Produktion geändert werden kann. Verschiedene Elemente haben verschiedene Größen, das sieht man wunderbar, wenn man sich anschaut, welche Kenngrößen die einzelnen Fertigungsprozesse aufzeigen. Du fängst nicht an, einen Wafer in 7nm zu belichten, wechselst dann aber plötzlich zu 12nm, weil du gar nicht so viele 7nm-Chips brauchst. Dass in der 7nm-Fertigung aber kein Bauteil die 7nm halten kann und nicht alle Bauteile gleich groß sind, dürfte ziemlich klar sein.

 

[Wattwanderer]

Beeindruckend welche Summen man mittlerweile in die Hand nehmen muss wenn man vorne dabei sein will.

Gerade im Vergleich zu NVidias Zahlen einige Meldungen vorher. Die generiert etwa 10 Mrd. US$ Umsatz pro Jahr.

Samsung investiert mal locker 100 Mrd.

Andererseits habe ich nicht mehr das Gefühl, Samsung würde als Innovationsmuskelpaket der gesamten Industrie die Marchschrichtung vorgeben. Ob die Summe ausreichen wird, um vor China zu bleiben?

 

[Kacha]

Klingt ganz so, als bleibt Samsung dran. Würde gerne in Zukunft mal 5 nm-Chips von TSMC und Samsung vergleichen.

Kennt jemand die Daten der Transistordichte im Vergleich?

Wikichips hat auch immer mal wieder Informationen.

Das ist so auch nur halb richtig. Das Ding heißt "Wafer". Wird ein Wafer mit der 7nm-Technologie gefertigt, dann gilt das für den ganzen Wafer. Die Strukturgrößen während des Prozesses zu ändern führt zu nicht mehr brauchbaren Ergebnissen. Ebenso entsteht zu viel Ausschuss, wenn man einen Teil in 7nm und einen Teil in 12nm fertigt. Die Strukturgrößen sind pro Wafer konsistent.
Was aber üblich ist, ist, dass nicht alle Schichten per EUV-Lithografie belichtet werden. So werden Einzelne Schichten mit EUV belichtet, andere Schichten aber "klassisch" per Immersionslithografie. Ich habe leider keine Quelle zur Hand, wo man das im Detail nachverfolgen kann.

Selbst das ist nicht wirklich korrekt. Es gibt durchaus den Ansatz, dass man verschiedene Technologien auf dem selben Wafer nutzt und verschiedene Teile damit produziert. Da geht es groesstenteils um Kostenersparnis.

 

[DarkerThanBlack]

Wer kann sagen das 5-nm wirklich 5-nm sind?

An der Transistorpackdichte kann man es schon sehr gut erkennen. Auch Shrinks zeigen die Verkleinerung recht deutlich an. Am Ende zählt das was dabei herauskommt und wenn es bei 5nm deutlich besser ist als bei 7nm so ist dies tatsächlich eine Verkleinerung.

 

[SoDaTierchen]

Es gibt durchaus den Ansatz, dass man verschiedene Technologien auf dem selben Wafer nutzt

Wirklich? Wo wird das in der Praxis genutzt?

 

[smalM]

Garnicht.
Was genutzt wird sind verschiedene Bibliotheken desselben Prozesses.

Beeindruckend welche Summen man mittlerweile in die Hand nehmen muss wenn man vorne dabei sein will.
Samsung investiert mal locker 100 Mrd.
Andererseits habe ich nicht mehr das Gefühl, Samsung würde als Innovationsmuskelpaket der gesamten Industrie die Marchschrichtung vorgeben. Ob die Summe ausreichen wird, um vor China zu bleiben?

Die gut 100 Mrd.$ sind bis 2030 (in- oder exklusiv sei dahingestellt). Zum Vergleich: TSMCs aggregierter CapEx der letzten 5 Jahre betrug 54,5 Mrd.$. Samsung kann man also eine Unterkapitalisierung wirklich nicht vorwerfen. Nur die Marschrichtung hat Samsung bei Logic noch nie vorgegeben. Man hat es mit 7nm EUV versucht, aber der 7LPE war so schlecht, daß er als "interner" Prozeß abgetan werden mußte und so war man kein Deut schneller als TSMC. Mit 3DAE will man den Sprung erneut wagen, derweil wahrscheinlich TSMC mit dem konservativen N3 die dicken Milliardenaufträge von Apple und Co. einstreicht.

Zu China: SMIC will Ende dieses Jahr den "N+1"-Prozeß in der Risk-Production starten. Der wird gerne als "7nm-Klasse" bezeichnet, dürfte aber wohl eher Samsungs 8LPP entsprechen.

 

[Kacha]

Wirklich? Wo wird das in der Praxis genutzt?

Ob es schon genutzt wird bin ich mir nicht sicher, es wird aber definitiv erforscht. Es geht groesstenteils darum fuer Komponenten den optimalen Prozess zu nutzen. Nicht alle Komponenten profitieren von Verkleinerung sondern erhoehen teilweise nur die Ausfallwahrscheinlichkeit. Also nutzt man fuer die einen groesseren Prozess der billiger ist und weitaus weniger Ausfallwahrscheinlichkeit hat.

 

[Bigeagle]

Eine Frage die mir da gerade in den Sinn kommt:
Sind Halbleiterfabriken inzwischen die Objekte mit dem höchsten Wert pro Fläche?
Womöglich nicht die gesamte Fabrik, aber die Belichtungsmaschinen dürften doch gute Chancen haben selbst gegen einen Banktresor anzukommen, oder?

Schon eindrucksvoll was da an Aufwand betrieben wird. Der eine oder andere möchte das vielleicht mal in Relation setzen.
Länder nach Staatshaushalt
Die Megakonzerne in Cyberpunkdystopien haben schon eine gute Basis, die meisten Länder der Erde können finanziell schon mal nicht mithalten.

 

[malajo]

Nein, ich bin der Meinung, dass der Fertigungsprozess nicht mitten in der Wafer-Produktion geändert werden kann. Verschiedene Elemente haben verschiedene Größen, das sieht man wunderbar, wenn man sich anschaut, welche Kenngrößen die einzelnen Fertigungsprozesse aufzeigen. Du fängst nicht an, einen Wafer in 7nm zu belichten, wechselst dann aber plötzlich zu 12nm, weil du gar nicht so viele 7nm-Chips brauchst. Dass in der 7nm-Fertigung aber kein Bauteil die 7nm halten kann und nicht alle Bauteile gleich groß sind, dürfte ziemlich klar sein.

Das ist Unsinn, die feinsten Strukturen sind in der Transistorebene (FrontEndOfLine) und werden nach oben in den Verdrahtungseben immer "grober" (BackEndOfLine)

 

[SoDaTierchen]

@malajo : kannst du deine Aussage auch belegen, oder ist "Unsinn" bereits dein Argument? Ich bin gerne gewillt, einen Irrtum aufzuklären, ganz gleich ob meinerseits oder nicht.