News Server-Prozessor: AMD bohrt Genoa auf 1 MByte L2-Cache pro Kern auf

Novasun schrieb:
Ja - aber Platz ist dank Strukturen >= 14nm heute ja kein Problem mehr... Die CPU Kerne selbst sind ja nicht mehr in der Fläche arg gewachsen - im Gegenteil...

Vielleicht macht das mehr an Lvl 2 Cache auch erst jetzt Sinn.
Nur kannst du sowas wie Cache nicht beliebig schrumpfen im CPU Prozess. Eher ist es so, dass die Cache Level heute maßgeblich den Prozess bei TSMC und Intel beeinflussen. Sowohl eben ökonomisch als auch Effizienz technisch
 
checker-friend schrieb:
Und eventuell lag der heilige Gral in Form von mehr Cache die ganze Zeit vor ihren Füßen.
Was mehr Cache bewirkt war allen immer klar. Cache ist nur einfach teuer und wie viel man davon optimalerweise verbaut hängt eben an der Fertigungstechnik.
Ein Sprung in der Fertigung wie jetzt mit ZEN4 geht deswegen früher oder später in der Regel auch mit angepassten Caches einher.
 
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Platztechnisch bringt ja das Stacken von (aktuell nur L3) Cache einen großen vorteil, weil der Chip dadurch nicht größer, sondern nur höher wird. Eventuell bringen künftige Prozesse ja auch die möglichkeit L2 zu stapeln.
 
Wenn man sich überlegt, dass beim Pentium 1 der L2-Cache noch extern mittels kleiner Speichermodule (256 oder 512KB insgesamt) aufs Board dazugesteckt werden konnte (was bis zu 100 DM Aufpreis kostete) und jetzt diese Mengen an L2 und L3-Cache sieht, die on Die verbaut werden - Wahnsinn!
 
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CDLABSRadonP... schrieb:
Mit besseren Fertigungsverfahren hingegen bekommt man stets beides geschenkt, also mehr Kapazität bei gleichen Latenzen, gleiche Kapazität und niedrigere Latenzen oder etwas mehr Kapazität, etwas niedrigere Latenzen.
Vielleicht sollten wir erst abwarten, bei welchen Latenzen der größere L2 von AMD landet.
Ergänzung ()

luckysh0t schrieb:
dass hier ein Zwischenschritt ist um eine neue Technologie auf den Markt zu bringen ?
Mehr L2 ist keine neue Technologie.
 
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CDLABSRadonP... schrieb:
Wo besteht jetzt der Zusammenhang zu meinem Posting bzw. den zitierten Teil?
Ich würde auf die von Dir nicht erwähnte Variante mehr Cache, mehr Latenz verweisen.
 
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Hannibal Smith schrieb:
Platztechnisch bringt ja das Stacken von (aktuell nur L3) Cache einen großen vorteil, weil der Chip dadurch nicht größer, sondern nur höher wird. Eventuell bringen künftige Prozesse ja auch die möglichkeit L2 zu stapeln.
Vor allem wird durch kurze Strecken auch die Latenz nicht viel größer. Das ist schon revolutionär. Große und schnelle Caches.
Wie man das für den L2 Cache lösen wollte, wüsste ich nicht. Momentan sicherlich nicht sinnvoll möglich.
 
checker-friend schrieb:
Recht interessant zu beobachten, wie die CPU-Hersteller mit mehr Treibstoff versuchen die Schlagzahl der Rechenknechte zu erhöhen... Und eventuell lag der heilige Gral in Form von mehr Cache die ganze Zeit vor ihren Füßen. Let's see the new tests
Mehr Cache ist nicht unbedingt der heilige Gral, sondern ein möglicher Weg.

Ich verweise an der Stelle mal auf Sunny- und WillowCove: Dort verpuffte die Steigerung des L2-Caches von 512 KiB auf 1280 KiB vergrößert, doch blieben IPC-Sprünge über fast alle Bereiche aus, so dass sich WillowCove selbst gemittel nicht um 0 %.

Erst mit GoldenCove und den da umfassende Änderungen kam wirklich wieder ein massiver Sprung an IPC.
Novasun schrieb:
Vielleicht macht das mehr an Lvl 2 Cache auch erst jetzt Sinn.
Das ist genau der Punkt. Es kann auch sein, dass erst jetzt wirklich der L2-Cache auch etwas bringt. Er kann aber auch verpuffen.
KurzGedacht schrieb:
Was mehr Cache bewirkt war allen immer klar.
Richtig, aber hier in der Community wird es etwas verklärt und simplifiziert.
 
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incurable schrieb:
Na super, statt besserer Kerne, statt immer mehr Kerne sind wir jetzt wieder bei immer mehr SRAM angekommen.

Wenn das die effizienteste Verwendung zusätzlicher Transistorbudgets darstellt sind wir aber sowas von geliefert.
Um den größeren L2-Cache zu nutzen, müssen die Kerne aber auch schnell genug sein. Vielleicht ist es jetzt erst soweit, dass der L2-Cache den größten Bottleneck darstellt und sich deswegen lohnt zu erweitern.
Zer0Strat schrieb:
Moderne CPU Kerne hängen allerdings oftmals eher am Speichersystem.
Genau das meine ich.
 
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Das gute ist doch, der Schlagabtausch zwischen AMD und Intel geht weiter. Gut für uns alle.
 
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flappes schrieb:
Das Cache-Spiel ist schon uralt.

Der Cache wird meistens erhöht, wenn man den Takt nicht weiter steigern kann und dennoch ein gutes Performanceplus haben will.
Ich hatte es mal bei einem Core 2 Quad im Cinebench R23 getestet.
Viel Unterschied war es nicht, trotz doppelten Cache (6 zu 12). Und für 10% mehr (würden beide jetzt auf dem gleichen Board laufen, dürfte es noch weniger sein) eine höhere Fehleranfälligkeit in Kauf nehmen ist auch nicht immer die perfekte Lösung.
Ergänzung ()

Zer0Strat schrieb:
Moderne CPU Kerne hängen allerdings oftmals eher am Speichersystem.
Ja, da könnte aber Triple Channel helfen

Piak schrieb:
Da hats AMD nicht leicht, Intel feuert momentan aus allen Rohren.
Konkurrenz belebt das Geschäft

KurzGedacht schrieb:
Cache ist nur einfach teuer und wie viel man davon optimalerweise verbaut
Die 10 MB eDRAM der XBox 360 war 100 Mio. Transistoren schwer. Keine Ahnung, wieviel jetzt L2 oder L3 frisst
 
Zuletzt bearbeitet:
andi_sco schrieb:
Ich hatte es mal bei einem Core 2 Quad im Cinebench R23 getestet.
Viel Unterschied war es nicht, trotz doppelten Cache (6 zu 12). Und für 10% mehr (würden beide jetzt auf dem gleichen Board laufen, dürfte es noch weniger sein) eine höhere Fehleranfälligkeit in Kauf nehmen ist auch nicht immer die perfekte Lösung
Cinebench ist kein sinnvoller Test, um die Auswirkung von Cache zu untersuchen.
andi_sco schrieb:
Ja, da könnte aber Triple Channel helfen
Aber nur für Bandbreitenlimits. Die Latenz des RAM bleibt ja trotzdem grausam verglichen mit Cache
andi_sco schrieb:
Die 10 MB eDRAM der XBox 360 war 100 Mio. Transistoren schwer. Keine Ahnung, wieviel jetzt L2 oder L3 frisst
Der L3 bei Zen3 benötigt ziemlich genau soviel Platz wie der gesamte restliche Core
 
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Ich finde den Ton des Artikels ein bisschen seltsam.

Das Ausbalancieren der Cache-Hierarchie mit Größen und Latenzen ist notwendig, um aus einem Kern die erforderliche Performance herausholen zu können.

1 MByte L2-Cache ist eine Verdoppelung zum Zen 3. Es ist fast so viel wie beim Golden Cove. Es ist aber im Vergleich zum Firestorm-Kern wenig.

Raucherdackel! schrieb:
Interessant! Wenn AMD damit zu Intel (fast) aufschließt, dürfen wir auch die ungefähre Leistung der Performance Kerne erwarten.
Golden Cove und Zen 3 unterscheiden sich in einigen Punkten.

Die Größe des L2-Caches ist nur ein Punkt. Außerdem ist die Latenz ebenso wichtig wie die Größe des Caches. So wie ich es verstehe steigt mit der Größe des Caches auch seine Latenz.

incurable schrieb:
Vielleicht sollten wir erst abwarten, bei welchen Latenzen der größere L2 von AMD landet.
Es könnte gut sein, dass AMD hier auf den neuen Prozess gewartet hat.

Ich gehe davon aus, dass AMD intensiv getestet hat welches Set-up für die Caches die beste Performance bei akzeptablen Kosten hat.

bensen schrieb:
Vor allem wird durch kurze Strecken auch die Latenz nicht viel größer. Das ist schon revolutionär. Große und schnelle Caches.
Prinzipiell: Wenn man stapelt werden die Wege kürzer.

Wenn AMD die 96 MB auf eine Ebene gepackt hätte, wären die Wege viel länger und damit auch die Latenzen.
bensen schrieb:
Wie man das für den L2 Cache lösen wollte, wüsste ich nicht. Momentan sicherlich nicht sinnvoll möglich.
Zur Zeit noch.

Man muss das Stapeln auch hinbekommen. Es wird bisher nur bei Speichertechnologien (HBM und §D-NAND) und Kamerasensoren eingesetzt. Der 3D V-Cache ist meines Wissens das erste echte 3D-Stacking bei Logikschaltkreisen.

Beim Stapeln gibt es auch Probleme:
  • Fläche für die TSV und ihre Kontakte.
  • Um die TSV muss man eine Keep out einrichten, weil dort die Schaltungen gestört werden könnten.
  • Wärmeabfuhr

DevPandi schrieb:
Mehr Cache ist nicht unbedingt der heilige Gral, sondern ein möglicher Weg.
Ja.

Es gibt in der Technik und somit auch im Chipdesign keinen heiligen Gral und auch keine silver bullets.

Vor allem sollte man sich Mal auf den Die-Shots ansehen wie viel Fläche die L1- und L2-Caches und die zugehörigen Datenstrukturen benötigen:

1648468600106.png


Und mehr Cache spendiert man nur wenn der hohe Flächenverbrauch in mehr Performance umgesetzt werden kann. Und da wie schon gesagt die Latenz leidet gilt auch für Caches: Viel hilft viel tzrifft eben nicht zu. Extrem wichtig ist wie sie umgesetzt werden.
 
Bei Wccftech wird der Takt des ES mit 3430MHz angegeben. Wenn man das auf Zen 3 umrechnet, sieht das nicht gut aus. Das sind im Grunde 0% IPC Steigerung. Sollte ein ES nicht weiter sein? Ich meine, Zen 4 wird angeblich in weniger als einem halben Jahr gelauncht.
 
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Zer0Strat schrieb:
Das sind im Grunde 0% IPC Steigerung. Sollte ein ES nicht weiter sein? Ich meine, Zen 3 wird in weniger als einem halben Jahr gelauncht angeblich.
Spielst du auf diesen Artikel an: AMD Begins Testing ...?

Na ja, da wäre ich an der Stelle aber vorsichtig, denn sie schreiben nach der Angabe von 3,43 GHz etwas sehr wichtiges: "Now, these are preliminary clock speeds and we can't say for sure how well those clocks were being maintained throughout the tests."

Es kann durchaus sein, dass die Kerne zwar theoretisch 3,43 GHz erreicht haben, aber ob sie am Ende in den einzelnen Tests auch damit liefen, kann man nicht sagen. Im Endeffekt kann in allen Tests der Takt irgendwo zwischen den 1,3 GHz und den 3,43 GHz gelegen haben. Fehler im Mikrocode und Co könnten auch hier Leistung verhindern und sollen ja bei solchen Tests auch gefunden werden.

Also, da würde ich jetzt wirklich nichts drauf geben und abwarten. Schön zu wissen, aber das war es auch schon.
 
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DevPandi schrieb:
Na ja, da wäre ich an der Stelle aber vorsichtig, denn sie schreiben nach der Angabe von 3,43 GHz etwas sehr wichtiges: "Now, these are preliminary clock speeds and we can't say for sure how well those clocks were being maintained throughout the tests."
Kann auch nicht sein, denn dann wäre die IPC streng genommen sogar negativ. Sieht auch eher nach einer Base-Clock Detection (als Fallback) aus. An den Multi kommt man ohne Model ID gar nicht ran. Und selbst wenn man die Model ID hat, muss man davon ausgehen, dass sich bei den Registerzugriffen nichts geändert hat, was aber durchaus der Fall sein könnte. War von Zen 2 nach 3 auch bereits so.
 
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Ein L2 so um die 1 - 1.5 MB pro Kern scheint für die x86 Architektur wohl die optimale Größe zu sein. Allerdings gilt das "law of limited return" wohl auch hier. Cache Misses sorgen da wohl dafür, daß es irgendwann Mal nicht mehr so viel bringt.
Ich finde es auch immer noch etwas seltsam, daß unter den x86 Desktop CPUs ausgerechnet die kleinen "Efficiency" Kerne bei Alder Lake wohl mit den größten L1 Cache pro Kern haben (mehr als die Power, also Cove Kerne). Hat Intel da jemals was dazu gesagt warum das so gemacht wurde?
 
guggi4 schrieb:
Cinebench ist kein sinnvoller Test, um die Auswirkung von Cache zu untersuchen.
Was empfiehlst du da?
 
Es ist ein vorserien Modell und zeigt ein zwischen Schritt an. Also das meiste ist damit schon erledigt. Es ist ne Art Beta Chip kann man sagen. Also sieht es eher wohl schlecht aus.

Naja ich profitieren doch irgendwie vom l2 cache. Der i9 12900k ungebremst kann es mit einem ryzen 9 5900x aufnehmen. Also durchaus nicht schlecht. Ohne e core und auf 125 Watt war der 12900k dann zwischen rxzen 7 5800x zu rxzen 9 5900x gewesen. Also da macht sich der höhere l2 und l3 cache durchaus bemerkbar. Und das obwohl es dann nur 8 Kerne sind. Ich kann ja einen 12 Kerner zu 100 % auslasten also wirklich. Normalerweise müsste ja dann ein 8 Kerner überfordert sein. War der neue 8 kerner jedoch nicht gewesen. Also 8 Kerne mit ht meinte ich. Es zeigt sich daß der 12900k sich vom ryzen 7 5800x Dank mehr Cache absetzen kann.
Das war es aber auch wieder denn ab einen gewissen Punkt wird der Vorteil von mehr cache dann wohl verpuffen. An dem Punkt stoße ich langsam.
Der threadripper 3970x kann sich nicht viel vom ryzen 9 5950x bei mir absetzen.
Da bin ich ja Mal gespannt wie der neue threadripper sich hier schlagen wird. Viel erwarte ich jedoch nicht von der neuen CPU .
 
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