Ich finde diesen Artikel schon witzig. Digitaltimes und MLID als Quellen sind ein Dreamteam.
Die Geschichte entwickelt sich nun zu einem "Nvidia verschiebt Blackwell nach 2025".
AMD Roadmap vom Financial Analyst Day 2022
Mark Papermaster hat am AMD-FAD 2022 eine neue "Roadmap" für die CPU-Kerne vorgestellt.
Zen 5 wird auf der Folie mit 4 nm
und 3 nm dargestellt.
Papermaster sagt dazu ausdrücklich
und.
Bei der Vorstellung der Client Roadmap hat AMD bei Zen 5 "advanced node" geschrieben und bei den Servern ganz auf das Nennen der Nodes verzichtet. Somit hat AMD diese Roadmaps so weit "optimiert" dass nur noch die Codenamen und der Zeitraum drauf sind. Als nächste wird AMD wohl die Jahreszahl rechts wegrationalisieren.
Die Turin-Familie kommt 2024.
3 nach 4 nm oder 4 und 3 nm
Dass AMD zuerst 4 nm und erst danach 3 nm für Zen 5 verwendet empfinde ich als sehr eigenwillige Interpretation.
Was ich für viel realistischer halte ist, dass AMD ähnlich wie bei Zen 4 und RDNA 3 vorgeht und einen Teil der Produkte mit 4 nm und einen anderen Teil mit 3 nm fertigen lässt.
3 nm lohnt sich vor allem für Dies mit einem hohem Anteil an Logik, wie CPU-Kerne und Shader. IO skaliert sehr schlecht. Bei den monolithischen APUs halte ich es für realistisch, dass AMD bei Zen 5 auf 4 nm bleibt.
Randbemerkung zu N3
Broken Silicon 203 hat Tom von MILD mit "Alle bleiben auf 4 nm" eröffnet. Tom hat behauptet er habe Papiere von AMD, die alles für 2024 in N4 zeigen würden, Daniel Nenni hat darauf geantwortet," AMD geht auf N3. Alle gehen auf N3." Tom hat dann gesagt vielleicht kommt Zen 5c in 3 nm. Daniel Nenni hat keine Mine verzogen.
Broken Slicon 203 ist übrigens sehr interessant, ich finde MLID sollte sich viel mehr auf diese Interviews und Gespräche verlegen und viel weniger versuchen krampfhaft Leaks zu bringen. Denn dann könnte er sich auf die Dinge konzentrieren die tatsächlich bekannt oder offensichtlich sind, und müsste nicht so viel haltlos spekulieren. Die echten Leaks sind allgemein rar geworden.
wccftech zitiert Lisa Su aus einem Interview mit Barrons;
Die(Das Sinken der) Transistorkosten und die Verbesserungen bei der Dichte und der Gesamtenergieeinsparung werden mit jeder Generation geringer. Aber wir bewegen uns immer noch von Generation zu Generation [vorwärts]. Wir arbeiten heute viel im 3-Nanometer-Bereich, und wir denken auch weiter in Richtung 2 nm. Aber wir werden weiterhin Chiplets und diese Art von Konstruktionen verwenden, um einige der Herausforderungen des Moore'schen Gesetzes zu umgehen.
Wie ist AMD bei Zen bisher verfahren?
Zen kam mit dem 14 nm von GF auf den Markt. Das war notwendig um mit Intel überhaupt mithalten zu können.
Zen 2 und Zen 3 verwenden für das CCD TSMC 7 nm. Der Prozess war beim Erscheinen von Zen 2 1 Jahr in HVM. Die HVM von 5 nm hat ca ein halbes Jahr vor dem Release von Zen 3 begonnen. Damit war der 5 nm Prozess noch zu neu für AMD.
Zen 4 kam mehr als 2 Jahre nach dem Start der HVM von 5 nm auf den Markt
Die HVM von 3 nm wurde Ende 2022 gestartet. Zen 5 wird irgendwann 2024 kommen. Vom Zeitrahmen sollte es passen 3 nm zu verwenden.
Aber weit interessanter als die Frage für welche Dies AMD 3 nm verwendet, ist die Frage welche Dies AMD bei Zen 5 verwenden wird und ob es beim bisherigen Substrat bleibt.
Roadmap von @harukaze5719
Was @harukaze5719 gezeichnet hat beruht auf MLID und Digitimes. Was MLID tatsächlich gehört hat und was MLID dazu spekuliert hat, wird sich erst noch zeigen. Digitimes kann man vergessen. Kaffesatzlesen hat eine bessere Trefferquote.
[IMG]https://pics.computerbase.de/1/0/7/5/7/0-99c1aecae7f9b4f5/1-1080.ff39eb8d.png[/IMG]
Ich finde einiges nicht schlüssig. Es ist aber ein tolles Codeword-Bingo.
CCD
Was mich bei der Roadmap von @harukaze5719 zum Nachdenken bringt ist, dass Granit Ridge und Shimada Peak mit 4/6 nm angegeben ist und EPYC mit 3 nm. Das wäre ein Bruch mit dem bisherigen Vorgehen von AMD bei Mainstream CPU, HEDT CPU und Server CPU dasselbe CCD zu verwenden.
Einordnung der APUs
Laut AMD (FAD 2022) ist Strix Point ist der Nachfolger von "Phoenix Point",
"Hawk Point" ist lt. MLID ein "slight tweak" von "Phoenix Point" das klingt für mich, ähnlich wie Lucienne, Barcelo oder Rembrandt Refresh (7x35). Wenn dem so ist, wäre der neue Name wohl wieder die bedeutendste Änderung.
Nach dem was MLID selbst sagt, ist Hawk Point also nicht der Nachfolger von Phoenix point, sondern ein "Refresh" das die die Produktpalette unter Strix Point auffüllt.
Zeithorizont
Interessant sind die Release-Zeitpunkte die MLID nennt. Strix Point käme sehr spät. AMD würde große Teile des Jahres mit dem Phoenix Point Refresh bestreiten.
Die letzten Jahre haben die übliche Zeitplanung bei den OEMs durcheinander gebracht, Es war kein Zufall dass AMD die Mobil-APUs zur CES vorgestellt hat. Die großen OEMs stellten die Masse ihrer neuen Modelle Ende Q1 bis Mitte Q2 vor. AMD hat es in den letzten Jahren immer wieder geschafft zur CES tatsächlich etwas Neues zu präsentieren.
Zur CES 2024 keine wirklich neue Mobil CPU zu zeigen, wäre ein schwerer Rückschlag für AMD.
Rembrandt hat zwar auch Zen 3 Kerne verwendet, brachte aber eine RDNA 2 GPU und hatte auch sonst viele durchgreifende Änderungen im SoC. Rembrandt war viel mehr als ein "slight tweak" von Czesanne.
Zur Zeit gibt es wieder ein Wettbewerb, wer die spätesten Launch Termine für Zen 5 nennt. Zen 4 wurde verschoben, weil die Plattformen noch nicht so weit waren. Da Zen 5 die Plattformen von Zen 4 verwendet, entfällt dieser Grund.
Turin erst 2025 zu bringen, wäre sehr spät. Dass AMD dieselben Serverprodukte zuerst in 4 nm und dann in 3 nm bringt, halte ich für nicht realistisch. Dass AMD nur Zen 5c in 3 nm auflegt aber Zen 5 in 4 nm bringt wäre sehr überraschend.
Strix Halo
Die 40 CU die MLID nennt, lässt den Traum von der großen APU wieder aufleben.
Aber mit LPDDR5X ist AM5 außen vor und mit einen Speicherinterface mit 256 bit wird es auch bei FP8 eng.
Mainstream Desktop und Notebook halte ich für unwahrscheinlich, wo soll Strix Halo verwendet werden?
Phoenix 2
Irdendwie vermisse ich Phoenix 2 auf der Roadmap von @harukaze5719 und der Liste von MLID . Laut Igor gibt es im Changelog des AEGSA ComboAM5 1.0.7.0 Einträge für Phoenix 2.
Zu den Bemerkungen über TSMC 3 nm
Im Artikel ist unter dem zweiten Bild ist ein Link auf SemiWiki. Der verlinkte Artikel von SemiWiki (Daniel Nenni) zeichnet im Gegensatz zu Volker ein sehr positives Bild von TSMC N3 und dessen Varianten.
Was sagt TSMC?
Im einleitenden Statement des Quartal Calls Q1 2023 sagte der C. C. Wei:
Als nächstes möchte ich über unseren N3- und N3E-Status sprechen. Unsere 3-Nanometer-Technologie ist die erste in der Halbleiterindustrie, die in großen Stückzahlen mit guter Ausbeute produziert wird. Da die Nachfrage unserer Kunden nach N3 unsere Lieferfähigkeit übersteigt, gehen wir davon aus, dass N3 im Jahr 2023 durch HPC- und Smartphone-Anwendungen voll ausgelastet sein wird. Es wird erwartet, dass N3 ab dem dritten Quartal einen beträchtlichen Beitrag zum Umsatz leisten wird und im Jahr 2023 einen mittleren einstelligen Prozentsatz zu unserem Gesamtumsatz mit Wafern beitragen wird.
N3E wird unsere N3-Familie mit verbesserter Leistung, Energie und Ausbeute weiter ausbauen und eine vollständige Plattformunterstützung für HPC- und Smartphone-Anwendungen bieten. N3E hat die Qualifizierung bestanden und die Performance- und Yield-Ziele erreicht; die Volumenproduktion ist für das zweite Halbjahr '23 geplant. Trotz der laufenden Inventarkorrektur beobachten wir sowohl bei N3 als auch bei N3E weiterhin ein hohes Maß an Kundenengagement mit einer Anzahl von Tape-Outs, die mehr als doppelt so hoch ist wie bei N5 im ersten und zweiten Jahr.
Unsere 3-Nanometer-Technologie ist die fortschrittlichste Halbleitertechnologie sowohl in der PPA- als auch in der Transistortechnologie. Daher erwarten wir von unseren Kunden eine starke Nachfrage nach unseren N3-Technologien und sind zuversichtlich, dass unsere 3-Nanometer-Familie ein weiterer großer und langlebiger Node für TSMC sein wird.
Diese Aussagen bestätigt Daniel Nenni. Er weiß von vielen Tape Outs bei N3 und N3E. Von Samsung 3 nm ist ihm keines bekannt. Steht so im vom Volker verlinkten Artikel und war auch die schmeichelhafteste Bemerkung über Samsung bei Broken Silicon 203.
Zu einer Frage:
C. C. Wei
Okay, Randy. Sie haben eine sehr gute Frage dazu gestellt, ob wir einen Teil der N5-Kapazitäten in N3 umgewandelt haben, weil wir heute mit N3 zu wenig Kapazitäten haben, um unsere Kunden zu versorgen. Anstatt zu sagen, dass wir N5-Kapazitäten in N3 umwandeln, möchte ich sagen, dass wir eine Strategie und eine Methodik entwickelt haben, um einige der N3-Tools durch N5 zu unterstützen. Und wir berücksichtigen diese Art von Flexibilität, damit wir unsere Verpflichtung, unsere Kunden in N3 zu unterstützen, so gut wie möglich erfüllen können. Das ist zwar noch nicht genug, aber wir tun es.
Eine weitere Frage:
Krish Sankar
Meine erste Frage bezieht sich auf Ihre Bemerkung, dass die N3-Kapazität in diesem Jahr voll ausgelastet sein wird. Ist die Kapazität, die in der zweiten Jahreshälfte online sein wird, gleich oder höher oder niedriger als das, was Sie vor einem Jahr geplant haben? Und sehen Sie zu diesem Zeitpunkt ein ähnliches oder besseres Nachfrageprofil für N3-Wafer als für N5-Wafer zum gleichen Zeitpunkt im Zyklus? Und dann habe ich noch eine Frage.
Jeff Su
Okay. Die erste Frage von Krish bezieht sich auf die N3-Kapazität. Beachten Sie, dass wir gesagt haben, dass sie dieses Jahr voll ausgelastet sein werden. Er möchte wissen, welche Kapazitäten wir in diesem Jahr und in der zweiten Jahreshälfte für N3 aufbauen oder planen. Wie sieht diese Kapazität im Vergleich zu dem aus, was wir vor einem Jahr erwartet haben?
C. C. Wei
Nun, ich kann die Frage beantworten. Die Nachfrage ist tatsächlich höher als wir vor einem Jahr dachten, und deshalb müssen wir sehr hart arbeiten, um die Nachfrage unserer Kunden zu befriedigen. Beantwortet das Ihre Frage, Krish?
Also insgesamt legt sich TSMC ziemlich weit aus dem Fenster. Die Aussagen sind eindeutig bei N3 und N3E ist alles in Ordnung. Das einzige Problem ist, dass TSMC zu wenig Waferkapazität hat weil die Nachfrage höher als erwartet ist. Damit sagt TSMC genau das Gegenteil dessen was immer behauptet wird.
Das schöne ist, wir werden es Anfang November wissen. Von Apple und vom Quartalsbericht von TSMC.
Meine Interpretation der Nachrichtenlage
TSMC ist mit N3 ca. 8 bis 9 Monate zu spät dran. Das ist schon seit einiger Zeit bekannt.
Damit war N3 sowohl für das Iphone 14 SoC als auch für die M2-SoCs zu spät dran. Da Apple dies rechtzeitig wusste, wurden diese Produkte in 4 nm gefertigt.
Das nächste Produkt von Apple ist das SoC für das Iphone 15. Dieses wird momentan im N3 Prozess hergestellt. Apple wird die SoC bezahlen, sobald Apple sie abnimmt. Das ist wohl erst im 3. Quartal der Fall.
- Das Iphone XS startete am 21. September 2018. TSMC hat für das 2 Quartal 2018 ca 30 Mio. USD Einnahmen mit 7 nm genannt.
- Das Iphone 12 startete am 23. Oktober 2020. Die ersten Einnahmen mit 5 nm hat TSMC im 3. Quartal erwähnt. Das waren dann gleich 880 Mio USD.
- Der Launch des Iphone 15 wird für den September/Oktober 2023 erwartet.
Anhand der Benchmarks zum Iphone 15 wird man auch erste Rückschlüsse auf den Prozess ziehen können. Solange müssen wir uns eben noch gedulden.
Mit N3 werden auch noch die M3 Chips für Apple gefertigt. Ming-Chi Kuo sagt dass die Massenproduktion für die M3 Chips im 2. Halbjahr startet.
Die anderen Halbleiterhersteller die im 3 nm Node fertigen lassen, werden N3E verwenden. Bezüglich der HVM heißt es meist 1 Jahr nach N3. Was auf einen Start am Jahresende hindeutet. Damit können die ersten Produkte von anderen Hersteller erst 2024 erscheinen.
IMO wird kein Hersteller mit Produkten auf N3P oder N3X warten, dafür lohnen die marginalen Verbesserungen nicht. Es kommt IMO darauf an, wann die Hersteller die Produkte launchen wollen. Wenn es zeitlich passt sind N3P oder N3X ein Option.
