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NewsVTFET von IBM & Samsung: Neuer Transistor für 100 Prozent mehr Leistung
Das wird der eigentliche spannende Punkt, an dem die nächste Innovation gemessen werden wird. Was macht man, wenn die Fertigung nicht mehr kleiner werden kann? Wahrscheinlich geht's dann an die Spins der Elektronen, um einen Zustand 0/1 abzufragen. Man hat dann um den Prozessor keinen Kühler mehr, sondern einen Mini-MRT, der Klopfgeräusche macht, die man dann minimieren kann.
So und jetzt geh ich mal lieber ins Bett...
Ob er da vorzeitig raus ist, ist auch nicht ganz klar.
Erst später sind die vielen Köpfe bei Intel gerollt.
Daher würde ich den "Keller" Einfluss bei Intel nicht als hoch einschätzen. Intel arbeitet eigentlich gar nicht wie eine wettbewerbsorientierte Firma, dazu müsste es erstmal welchen geben. Bei etwa 10 zu 1 Prozessoren im Anteil aber ist dies eben nicht der Fall. Lediglich der Desktop ist hiervon betroffen. Selbst bei Enterprise fällt AMD eher kaum in den Zahlen auf.
Das kann sich erst mit mehr Anteil bei TSMC ändern, was Intel aber gerade durch kauf der 3nm und 2nm Kapazitäten verhindert hat.
Eigentlich zahlt so ziemlich jeder an jeden irgendwelche Lizenzengebüren für irgendwas.
Das ist völlig normal. Und IBM ist da einer der Spitzenreiter bezüglich Patenten in der Richtung.
Darüberhinaus hat AMD ja keine eigene Fertigung mehr. nVidia hatte noch nie eine.
Bis da was in Serie gefertigt werden kann bedarf es zunächst entsprechende Fertigungsstraßen, die müssen erst mal entwickelt werden. Dann gebaut werden...
Bis das in Serie geht wird noch viel Wasser den Rhein runter laufen.
Das was IBM da entwickelt hat zeigt nur auf das und wie es machbar ist.
Es bringt einen Vorteil von 4-6 Generationen im Vergleich zum bisherigen Verfahren, nicht zum aktuellen.
Der Sprung wird immer 4-6 Generationen sein, egal wann er kommt.
Ich finde es fraglich ob man mit dem traditionellen Verfahren überhaupt noch +100% SC-Leistung rausholen kann.
kamanu schrieb:
Die Grafikkarte braucht ja dann auch weiter 600W. Aber sie ist dann so schnell wie eine mit 1200W aus der Vor-Generation
Ist vielleicht nur so dahingesagt gewesen, aber der verbrauch skaliert nicht linear mit dem Takt. Grafikkarten/CPUs wären selbst bei doppelter Leistungsaufnahme weit davon entfernt doppelt so schnell zu sein.
Die Leistung des neuen Verfahren soll ja x2 betragen, oder eben der Energieverbrauch fast x1/7.
Wäre es mit dem neuen Design nicht immer 100% mehr "Leistung", egal wann die damit um die Ecke kommen? Hier geht es doch um das Design des Transistors, das ändert sich doch wahrscheinlich aktuell nicht grundlegend und wird doch eigentlich, wenn überhaupt, nur Kleiner. Aber das FinFET Design bleibt das FinFET Design.
Hier wurde doch was gänzlich neu geschaffen vom Design. Das Doppelte Leistung und/oder weniger Verbrauch mitbringt. Also ist es doch egal wann es kommt, es ist 100% leistungsfähiger als FinFET? Oder verstehe ich das falsch?
Bin gespannt ob jemals ein Umschwung von "mehr Leistung" zu "weniger Energieverbrauch" stattfindet, wobei letzteres als verpflichtend gilt und mehr Leistung nur mehr als netter Nebeneffekt gesehen wird.
Würds schon geil finden wenn die Stromrechnung um 50% niedriger wäre. Wär mir wichtiger als mehr Leistung, auch wenn diese natürlich nicht stagnieren sollte.
Ich "verkaufe" auch gern Hoffnung... Aussagen wie "bis zu 85% mehr" und "haben das Potential für ..." muss man dann auch mal realistisch sehen - sprich im tatsächlichen Kontext einer integrierten Schaltung und der verwendeten Fertigungsqualität. Das kommt mir hier leider zu kurz.
Was "performt" denn bei gleichem Energieverbrauch um Faktor 2x besser? Schaltfrequenz? (vermutlich nicht) Schaltbare Strom(dichten)? Leckströme?
Wäre es denkbar auch die Leistung bei "alten" Prozessen, z.B. > 32 nm zu verwenden, oder lohnt es sich nicht? (betriebswirtschaftlich oder eben aus Performancegründen?)
Vermutlich steigt die Komplexität der Schaltung und damit der Fertigung, aber um weiterhin das M****sche Gesetz zu bedienen, ist das genau richtig!
Wenn aktuell so um die 4GHz im Schaltungsdesign möglich sind. Denkst Du das 2x 4GHz = 8GHz damit möglich ist? Hast Du eine Referenz für Deine Behauptung?
Eigentlich nicht. Intel ist eher voll auf die Fresse gefallen weil Sie zu viel auf einmal machen wollten. Quadrupel patterning gate cobract over active und dann noch Kobalt wires... bei jedem von den dreien konnte man sagen, dass das sportlich ist, aber alles drei zusammen plus die Dichte war halt Messer zwischen den Zähnen u d das geht selten gut aus.
Intel war da schon überheblich und wollte sich sicherlich die Margen sichern. Bei EUV hätten Sie ja auch erst mal nicht die Volumen bringen können die Sie brauchen.
Boimler schrieb:
Das wird der eigentliche spannende Punkt, an dem die nächste Innovation gemessen werden wird. Was macht man, wenn die Fertigung nicht mehr kleiner werden kann? Wahrscheinlich geht's dann an die Spins der Elektronen, um einen Zustand 0/1 abzufragen. Man hat dann um den Prozessor keinen Kühler mehr, sondern einen Mini-MRT, der Klopfgeräusche macht, die man dann minimieren kann.
So und jetzt geh ich mal lieber ins Bett...
Die Grenze ist schon viel früher erreicht als das es technisch nicht mehr geht. Es macht irgendwann halt wirtschaftlich keinen Sinn, weil es zu teuer wird. Aber gut geht man noch weiter. Dann kommt man zu dem Punkt wo man kei e vernünftigen Chips mehr produziert bekommt, weil ständig irgendwas defekt ist. Aber auch dann ist man noch nicht an der Grenze des machbaren. Das kommt aber trotzdem schon vorher. Bei einigen nm Gatelänge funktioniert ein Transistor schon nicht mehr wirklich als solches. Also selbst wenn man 1 Mio pro pro Transistor ausgeben würde könnte man nicht mehr wirklich eine funktionierende Schaltung bauen.
Wenn du zum Spin gehst, bist du eher beim Quantencomputer. "Klassischer Weg " wäre eher superconductive computing. Das gibt es btw schon sehr lange. Scheiterte bisher aber daran das man keinen effizienter Speicher bauen konnte. Das C3 Projekt der DARPA wollte/sollte das aber lösen. Man hört nur nichts mehr davon....
Nur steht da nicht das was du sagst... ein typische Metrik für die Performance eines Transistors ist z.b. g_m/I_d...
Nur mal so am Rande.
Bezüglich den VTFETS sollte man mal von CPUs weggehen. Die sagen ja nichts über die Packungsdichte AIDS soweit ich das gesehen habe. Es heißt also nicht, das man da die S
Transistordichte von Logik steigern könnte. Und es steht auch nichts dabei, ob man das Zeug überhaupt versorgen kann. Schon heute ist es ja schon so, das man aufpassen muss, das einem FinFET Designs nicht die Leitungen wegbrutzeln..
Ich sehe das erst mal eher im Bereich von Leistungselekteonik oder bei Treibern von größeren Lasten. Da kann das richtig gut was bringen, aber bei reiner Logik? Puh will ich wie gesagt erst mal sehen. Allein die Verschaltung über die nun zwei Ebenen von source und darin ist kacke....
Alles halt nicht mehr so einfach in den neuen nodes.
@Skysnake Sorry, aber bei allen Node-Shrinks für CMOS-Technologie geht es um zwei Metriken: Performance at iso-power und power at iso-performance. Das kannst du in jedem beliebigen Artikel hier zur Halbleitertechnologie nachlesen. Performance bedeutet Taktrate, und Power bedeutet Leistungsaufnahme. Bis dahin sollten die Englischkenntnisse doch gehen. Das sind auch feststehende Begriffe, nix mit "Performance kann alles bedeuten."
Vielleicht hilft der volle IBM-Newstext ja, etwas Verständnis zu schaffen. Die vorgestellten Ergebnisse sind übrigens Simulationen, ich denke das ist der größte Knackpunkt.
VTFET nanosheet and scaled finFET device simulation results are compared at the same footprint and at an aggressive sub-45nm gate pitch. VTFET nanosheets provides ~ 2X performance of the scaled finFET at equivalent power due to VTFET maintaining good electrostatics and parasitics while finFET performance is impacted by severe scaling constraints. Or VTFET could provide as much as 85% power reduction compared to the scaled finFET architecture as compared at an equivalent frequency on the extrapolated power-performance curves.
Der wichtige Teil ist "equivalent frequency in the extrapolated power-frequency corves" und was heißt das jetzt? Ach ja richtig, das stellt man z.B. durch die genannte g_m/I_d Methode dar...
Man bekommt da raus wieviel g_m man für wieviel drain Steim bekommt. Je höher I_d geht, desto mehr absoluten gain und damit Frequenz bekommt man, aber der gain pro Ampere geht runter. Das ist auch der Grund, warum z.b. CML Logik für Schaltungen von 10GHz und mehr verwendet wird.
Die Bilder zum Transistorlayout sind interessant. Die Kontakte sind wirklich riesig im Vergleich. Das tut dem Hochfrequenzverhalten schon gut. Multigatecontact braucht man da eher nicht mehr. Die Gate Länge wird aber wohl ziemlich beschränkt sein. Das ist schade.
Leider ist aber eben nur ein Transistor eingezeichnet. Die Designrules werden da schon spannend werden. Dass die aber auf STI eingehen etc ist vielversprechend.
Bei den riesigen Source und Drain Kontakten könnte ich mir sogar vorstellen, das man auf Viapads verzichten könnte. Das wäre natürlich sehr cool und würde einem einige Freiheiten einräumen. Für den Gate Kontakt kann ich es mir aber noch nicht so ganz vorstellen. Man sieht allerdings, dass da nach oben hin noch immer schnell der Platz ausgeht. Man wird also auch weiterhin durch Elekteomigration und max Current beschränkt sein im Design.
Ergänzung ()
Btw als Einstieg kann man sich z.b. das Video oder ähnliche geben
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Was ich dabei aber noch sagen will ist, dass die gm/Id Kurven eine Funktion der Breit, Länge vom Gate als auch den Kontakten ist... bei den sehr kleinen nodes <65nm sind die kürzesten Transistoren nicht mehr optimal, wenn man Gain braucht. Die Liefern einfach nicht genug. Da ist es besser etwas länger zu nehmen und dafür etwas breiter zu sein. Wobei man da schnell an den Punkt kommt wo man Banded Gates braucht. Doppel Gate contact hilft da zwar etwas, aber bending ist schnell besser. Double sided Gate contact kann man ja trotzdem machen...
Da das "Optimum" aus Platz, Frequenz, Leistungsaufnahme, Vorlage Swing und auch je nach Schaltung Common Voltage zu finden ist richtig harte Arbeit. Da muss man auch dir Haus probieren und ein Gefühl dafür bekomme. Was geht und was nicht.
Junu endlich geht es in Zukunft weiter mit Leistung pro Watt. Ich warte schon drauf das da mehr takt mit gleichen Stromverbrauch möglich ist. Es ist auch mein Ziel. Denn irgendwie braucht meiner viel zu viel Strom. Dann wird es mal echt zeit immer mehr leidtung bei gleichem Stromverbrauch. Oder gleiche leistung bei weniger Stromverbrauch. Das wäre es doch. Nun das Dauert aber noch. Zum Schluss kommt da mit ordentlicher fertigung vileleicht doppelte CPU Leistung am Ende raus. Mal wir es weiter gehen wird.
@Skysnake Interessantes Video, ich habe es mir mal angeschaut. Da ich kein CMOS-Experte bin, kann ich nicht sagen, ob die dortige Analyse für GPUs und CPUs relevant ist. Allerdings ist die Kurve, von der IBM spricht, typischerweise die Performance-Power-Kurve. Zum Beispiel in diesem Video bei 2:58:
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Wär mir wichtiger als mehr Leistung, auch wenn diese natürlich nicht stagnieren sollte.
