Du verwendest einen veralteten Browser. Es ist möglich, dass diese oder andere Websites nicht korrekt angezeigt werden. Du solltest ein Upgrade durchführen oder einen alternativen Browser verwenden.
NewsWafer-Level SSD: Kioxia erwägt Wafer als direkten Massenspeicher
Was ich meinte ist Wafer Level Integration, d.h. daß man den Wafer mit Balls versieht und auf die Platine tut. EDIT: Ja man macht vorher kleine Chips draus.
Was der Autor meint ist einen Wafer zu nehmen mit vielen Probes und ihn direkt zu verwenden.
"Super-Multi-Probing-Technologie" werden Hunderte von Chips in einem einzelnen Wafer parallel untersucht und betrieben.
Flying Probes sind zu langsam. Das macht einfach keinen Sinn.
Warum nicht? Aber bitte die Wafer auf gängige Gehäuselüftergrößen 140mm umstellen. Dann kann man man sich je nach Bedarf Lüfter oder Wafer reinschrauben, gern auch stackbar. ;-)
So wie immer - defekte Bereiche/Komponenten deaktivieren aka den Wafer "beschneiden".
Sollte bei so regelmäßig aufgebauten Schaltungen wie Speicherzellen nicht gerade schwer sein. Was willst du auch sonst machen?
Skurril finde ich die Idee aber auch. Den Wafer direkt zu verwenden...irgendwie verpacken muss man ihn ja so oder so, der kann ja nicht völlig ungeschützt sein und dann braucht man auch noch die Wafer-Test/Lese-Geräte, die sicherlich auch nicht gerade billig sind. Und die sollten dann idealerweise so aufgebaut werden, dass sie gleich mal einen ganzen Stapel voll Wafer nehmen können, damit es nicht zu viel Platz kostet. Ob man da am Ende wirklich so viel sparen würde?
Ich versuche es mal zu verstehen, aber wie wollen die Daten an dem einzelnen Chips auf dem wafer angesprochen werden, ohne Controller ohne Leitung zu anderen Komponenten? Hab ich was verpasst?
Aber prinzipiell: Wenn du den ganzen Wafer am Stück benutzen willst, bist du ja auch nicht gezwungen so zu fertigen, dass du am Ende viele kleine Flash-Dies hast, die du herausschneiden könntest, du könntest auch ein eigenes Layout für Wafer-SSDs machen, auf dem dann direkt alle Leitungen, der Controller usw. mit drauf sind. Wäre vmtl. aber eine ziemlich bescheidene Idee, da du das ultra redundant designen müsstest, damit nicht jeder Wafer Ausschuss wird.
Also würde es wohl darauf hinauslaufen, dass man sich Wafer Prober nimmt und die so umbaut, dass man sie für die Wafer nutzen kann wie einen CD-Player für CDs.
Das gibt sogar ein schönes Design-Element für die Jungs mit Glasseitenwand, 300mm bekommt man locker an jeden Big Tower. Dürfte auch der Kühlung zuträglich sein.
Oder von innen nach außen die Prozesse schrittweise vergrößern um die Fehleranfälligkeit in den schlechteren Bereichen zu senken. Ich sehe da schon Möglichkeiten, es muss ja nicht den ganze Wafer in 5nm EUV belichtet werden.
Der Nachbar schrieb:
Liebe Leser, bitte keine "Gefällt mir" unter meine Beiträge, vielen Dank.
Aber mal ernsthaft, das Routing über solche Flächen wird die Leistung ordentlich senken, wenn nicht jeder NAND Chip selbst am Controller angebunden hängt und die Abstände sind nicht ohne.
Ich sehe bei der ständigen Integration in dieser Wafer SSD kein sinnvolles Produkt. Die Mensch ist auch nicht aus der Sparsamkeit gedacht, warum das Gehirn mit den Zellen kompakt falten, wenn man es auch entfaltet funktionieren lassen und mit einem Hirnsegel oder Hirnhaaren bis zum Hintern rum laufen könnte.
Eher wird man zulünftig Schaltungen kompakt wie Kristalle in 3D wachsen und aufbauen lassen und Techniken nutzen um defekte Schaltungen schon beim Wachstumsprozess zu korrigieren.
Wenn Geld natürlich keine Rolle spielt, sondern der Beruf auch aus der kindlichen Forschungssicht ausgeübt werden kann. Wir wären technologisch so viel weiter, wenn man sinnvoll experimentieren könnte.
Wenn ich schon von 3D Drucktechnik durch Magnetisierungspositionierung des Druckmaterials träume, kommen wieder Scheiben für eine Juke Box.
Finde ich gut diese Idee, aber das wird nicht mit standart 30cm Wafer sein,
sondern irgendwas um den Bereich einer DVD das man diese in die 5,25 bekommt
Oder von innen nach außen die Prozesse schrittweise vergrößern um die Fehleranfälligkeit in den schlechteren Bereichen zu senken. Ich sehe da schon Möglichkeiten, es muss ja nicht den ganze Wafer in 5nm EUV belichtet werden.
Sowas wie 5 nm EUV benutzt man afaik nur für Logikschaltungen, Flash und DRAM haben eigene, andere Prozesse, da man dort ja nicht stumpf in CMOS-Technik baut.
Deine Idee würde btw nicht klappen:
Wenn du einfach die Strukturgrößen erhöhst, hast du eigentlich kaum was gewonnen aber viel verloren - nämlich viel Speicherdichte. Das würde die Kosten dann eher in die Höhe treiben, statt sie zu senken. Bei deinem Vorschlag dies schrittweise von innen nach außen zu tun, würden obendrein auch noch die Entwicklungskosten drastisch ansteigen, da man dann weniger regelmäßige/identische Strukturen für Copy-Pasta hätte und da die Defektdichte auf dem Wafer nicht davon abhängt, wie groß die Strukturen sind, die du abbildest, würdest du immer noch reihenweise Ausschuss produzieren. Du hast bei größeren Strukturen hier und da vielleicht mal einen Defekt mehr, der nicht zu einem Fehler führt und damit nicht weiter schlimm ist, aber das war's dann auch schon.
Selbst Leistungshalbleiter fertigt man bis auf wenige Ausnahmen immer als Chips und nicht als ganzen Wafer, obwohl man dort ja ganz andere Größenordnungen hat, da Miniaturisierung gar nicht das Ziel ist und selbst da hätte man Probleme mit Defekten, wenn man ganze Wafer nehmen wollte.
@Der Nachbar
Wer sagt, dass man Leistung braucht? Wir sprechen hier von einem technischen Ansatz, der vllt. 5-10 Jahre in der Zukunft liegt und ggf. sogar eher fürs Datengrab dient?
Weiterhin könnte ein solcher Controller ins Silizium eingeätzt werden.
Woran es wahrscheinlich dann eher scheitert , ist die Skalierbarkeit der Herstellungskosten. Das muss auch kostenmäßig mitwachsen und ob das hier ggü. Massenware anstinken kann? Wäre nicht das erste Mal, dass 100 kleine Einheiten günstiger und besser skalierbar sind als eine große
was kost ein Wafer heutzutage?
noch um die 10.000€?
wird ne Teure SSD
wobei man ja 8 Pizza Stücke draus machen könnte.
wird dann auch handlicher für den PC
Ist dann wohl eher was für Server/Enterprise. Dem consumer traut man ja nicht mal mehr nackte Dies zu und verklebt sie lieber mit einem dau-sicheren Heatspreader...
was kost ein Wafer heutzutage?
noch um die 10.000€?
wird ne Teure SSD
wobei man ja 8 Pizza Stücke draus machen könnte.
wird dann auch handlicher für den PC
Woran es wahrscheinlich dann eher scheitert , ist die Skalierbarkeit der Herstellungskosten. Das muss auch kostenmäßig mitwachsen und ob das hier ggü. Massenware anstinken kann? Wäre nicht das erste Mal, dass 100 kleine Einheiten günstiger und besser skalierbar sind als eine große
Ob du aus dem Wafer zig kleine Chips rausschneidest, oder sie einfach drin lässt, macht für die Herstellungkosten bis hierhin ja keinen Unterschied. Der Unterschied beginnt dann: Sind die ganzen folgenden Produktionsschritte, also das Packaging des Dies und dessen Integration in eine SSD bezogen auf die jeweilige Speicherkapazität teurer oder günstiger als so ein "Wafer-Lesegerät"?
Aber ich denke auch, dass sich das kaum rentieren würde. Die Wafer Prober, die ja das Vorbild für die Lesegeräte sein sollen, sind bestimmt sündhaft teuer, so wie alle Gerätschaften aus der Halbleiterindustrie.
du vergisst, dass es beim rausschneiden einen sehr großen verschnitt gibt.
wie breit ist der Schnitt? 1-2mm?
das ganze alle paar Milimeter
Bei kleinen DIEs hast mehr verschnitt als nutzfläche.
@florian. Kommt drauf an. Klassisch mit Säge hat die Scribe-Line 100µm. Dort sind dann auch die Teststrukturen untergebracht und werden beim Dicen einfach mit zersägt.
