Wattwanderer schrieb:
Wie geht man mit Defekten um?
Das ist eine sehr gute Frage, die muss man natürlich ausblenden, was dann aber zu Folge hat, dass die Nutzkapazität pro Wafer unterschiedlich ausfällt. Neben den Defekten betrifft dies auch die weniger gut gelungenen Dies, es gelingen ja nicht alle gleich gut und bei NAND unterscheiden sich die guten von den schlechten Qualitäten vor allem allem durch die Zyklenfestigkeit. Ein Die hält vielleicht 3000 P/E Zyklen aus, dies wäre dann für Enterprise SSDs verwendet worden, ein anderes 1500 und wäre in einer Consumer SSD gelanden, das nicht so gelungene nur 500 und wäre in SD Karten oder USB Stick oder Smartphones gelanden und die ganz schlechten vielleicht keine 100 P/E Zyklen durch, die landen in billigen Smartphones, billigen USB Sticks oder billig China SSDs. Bei Micron geht sowas über die Restrampe Spectek weg und die verkaufen bis runter zu Qualitäten denen sie nur ein einmaliges Beschreiben zutrauen, während ein anderes Die vom gleichen Wafer den Weg in eine Enterprise SSD genommen könnte. Dafür gibt es das Binning um am Ende in einer SSD möglichst gleichwertige Qualitäten zu haben.
Wenn man nun aber den ganzen Wafer verwendet, dann kann man da nichts binnen und muss die "Dies" deaktivieren die zu schlecht geraten sind, ohne eine Restverwertung für diese finden zu können, denn die Dies müssen natürlich anderes als heute aussehen, schon was die Verbindungen angeht. Die Kommunikation müsste ja von einem Die zum nächsten gehen um nicht endlos viele Verbindungen nach außen machen zu müssen.
karl_laschnikow schrieb:
Muss ja auch nicht ein großer Wafer sein.
Dann wäre es aber wieder teurer, die Wafer sind ja inzwischen so groß, weil man damit Kosten spart und gerade bei NANDs welches als 3D NAND sehr, sehr viele Bearbeitungsschritte braucht, wäre es sehr ungünstig die teuren Maschinen nur mit kleinen Wafer zu bestücken.
h00bi schrieb:
NAND ist deutlich simpler zu Lithographieren
Dafür braucht man aber viel mehr Bearbeitungsschritte um die vielen Layer herzustellen.
BoardBricker schrieb:
Es hat ja niemand gesagt, dass ein Silizium-Wafer immer und unter allen Umständen einen Durchmesser von 30cm haben muss.
S.o., sonst wäre der Kostenvorteil den man sich hiervon verspricht, wohl schon wieder flöten. Für Heimanwender ist sowieso nichts, wenn es überhaupt jemals kommen sollte, was ich nicht glaube, dann nur für große Enterprise Storages.
rockfake schrieb:
Ich versuche es mal zu verstehen, aber wie wollen die Daten an dem einzelnen Chips auf dem wafer angesprochen werden, ohne Controller ohne Leitung zu anderen Komponenten?
Einen Controller wird es geben müssen, wo in der Art:
Melkor03 schrieb:
Weiterhin könnte ein solcher Controller ins Silizium eingeätzt werden.
Irgendwo am Rand wird man da den Controller unterbringen und DRAM wäre auch nicht schlecht, wenn man eine ordentliche Performance bei parallelen Zugriffen haben möchte.
florian. schrieb:
Bei kleinen DIEs hast mehr verschnitt als nutzfläche.
Nun übertreibe mal nicht!
poolk schrieb:
Ja, nämlich die unterschiedlichen Qualitäten für die sich dann auch unterschiedliche Preise erzielen lassen.
florian. schrieb:
NAND ist einfacher gestrickt.
In dem Sinne das sich die Strukturen immer wieder wiederholen ja, aber der Anzahl an nativen Layern die NAND heute hat, dürfte die Fertigung trotzdem mehr Bearbeitungsschritte als bei jedem anderen Halbleiter benötigen.
Beitrag schrieb:
Solche Kapazitäten hast du doch erst nach dem Stacking
Eben, nativ baut nur noch Samsung seine Layer, alle anderen Hersteller setzen Stacking ein! Bei der 7. Generation wird Samsung dies dann auch machen, von 160 Layer, also 80 nativen Layer ist die Rede, offenbar sind die über 100 Layer der 6. Generation und selbst die 96 Layer der 5. Generation nicht so wirtschaftlich herzustellen. Mit jedem Layer steigt ja auch das Risiko durch einen Fehler den ganzen Wafer zu verlieren und am Anfang der 3D NAND ist man mal davon ausgegangen das bei so 128 Layer die wirtschaftliche Grenze liegen würde, vielleicht war dies sogar etwas zu hoch gegriffen, wenn Samsung dann wirklich auf 80 nativen Layer zurückgeht, was aber immer noch mehr ist als alle anderen Hersteller machen.
Beitrag schrieb:
Das ist aber das BiCS6 mit 128 Layer und Stacking, also nur 64 nativen Layern. Es wäre auch eine interessante Frage ob man bei dem ganze Wafer Stacking einsetzen könnte.
Atent123 schrieb:
Samsung schafft sogar die mit Abstand höchste Speicherdichte pro Die.
Die anderen Hersteller Stapeln jedoch 2 Dies aufeinander und Kontaktieren dann durch (und addieren dementsprechend die layer Zahl).
So ist es!
Beitrag schrieb:
Das wusste ich nicht. Das heißt, ich müsste die angegebene Speicherdichte pro Die für alle außer Samsung durch 2 teilen, damit es ein fairer Vergleich ist?
@Holt Was sagst du dazu?
Dem ist so, nur Samsung baut seine NANDs bisher ohne Stacking und mit nativen Layern, alle andere nutzen Stacking schon länger, bei IMFT seit der zweiten Generation, also den 64 Layer NANDs, die aus 2 gestackten Dies mit je 32 Layer bestehen. Deshalb sind die Werte zur Datendichte auch nicht vergleichbar und bedeuten schon gar nicht, dass die Kosten auch entsprechend fallen, wenn diese steigt, da eben beim Stacking zwei Dies übereinander sind, also zwei Dies hergestellt werden müssen, diese bzgl. der Speicherdichte aber wie nur ein Die gezählt werden.
Man spart natürlich einmal die Logik, die braucht man bei gestackten Dies einmal und für den SSD Controller ist es nur ein Die welches er ansprechen muss, außerdem dürfte es kompakter sein als zwei normale Dies ins Package zu packen.
Atent123 schrieb:
Samsung will allerdings in Zukunft auf ähnliche Techniken setzen.
Irgendwo ist halt ein wirtschaftliches Limit für noch mehr native Layer.
