News Zweifel an 2-nm-Chips: Kritische Stimmen in Japan fordern einen Plan B für Rapidus

[Weyoun]

Würde mich interessieren, wie stark die Effekte da wirklich sind.

Der Tunneleffekt manifestiert sich u.a. in einem starken "Rauschen" Ein Feldeffektransistor schaltet dann nicht mehr wie gewohnt bei der definierten Gate-Source-Spannung durch und ist somit unzuverlässig. Dazu kommen noch thermische Effekte bei Halbleitern.

Denn dass die Elektronen spontan durch die Bandlücke tunneln, ist eher unwahrscheinlich.

Das Problem ist die hohe Anzahl der Transistoren (mehrere 100 Mrd. Einzeltransistoren sind bei Highend-GraKas keine Seltenheit) und die Multiplikation der Einzelwahrscheinlichkeiten. Es reicht schon aus, wenn mehrere 100 Transistoren falsch schalten, dass der gesamte Chip unbrauchbar wird, weil die Fehlerkorrektur dann nicht mehr ausreicht.

Der Halbleiter an sich leitet ja erst beim Anlegen einer Spannung. Die kann man relativ gut regulieren und das Potential so niedrig halten, dass die Elektronen ins Leitungsband hüpfen und nicht spontane Übergänge machen. Problematisch sind eher die Rekombinationen, würde ich sagen, denn bei 4nm fließen auch kaum noch Elektronen durchs Band. Da zählt jedes, das zum E-Feld beiträgt.

Beide Schaltvorgänge sind gleichermaßen zu berücksichtigen (Öffnen und Schließen der Transistoren).

Ich könnte mir aber vorstellen, dass Fremdatome oder Fehler in der Kristallstruktur des Siliziums Effekte auf Quantenebene haben, die sich negativ auswirken. Dann ist das Band gestört und der Transistor fällt bei den Strukturgrößen direkt aus.

Fremdatome sind im allgemeinen ja der gezielten Dotierung zuzuschreiben (ohne Dotierung keine vernünftigen Halbleiter). Und je kleiner die Strukturbreiten, desto mehr können die "Dotanden" Einfluss ausüben. Generelle Fehler in der Gitterstruktur der monokristallinen Silizium-Wafer können auch ein Thema sein, aber vermutlich um Größenordnungen weniger relevant.

 

[pioneer3001]

War es nicht schon bei TSMC so, dass die Nanometer-Angaben eher technische Bedeutung hatten und nichts mit der Praxis zu tun hatten? Ein Gate von einem nm Breite ist, glaube ich, mit Halbleitern nicht mehr realisierbar oder jedenfalls extrem aufwendig. Ich frage mich, wer da den Japanern so einen Bären aufbinden konnte, wenn selbst TSMC den Prozess nicht beherrscht.

1) Vor Jahren (2021) hat IBM 2nm als Chip im Labor hergestellt. Von daher muss das eigentlich nur im Großen, vermutlich aber mit neueren Maschinen, nachgemacht werden. Das ist nicht nur theoretisch wie der Artikel suggeriert. Auch Brüssel will das für die EU hinkriegen. https://www.faz.net/pro/digitalwirt...ter-chip-technischer-durchbruch-17333526.html

2) Andere Hersteller arbeiten ganz sicher gerade auch an 2nm. Und Intel ist bekanntlich an 18Å (18 Angström) dran. Was ja 1,8nm wären, aber das sieht mit Komma unvorteilhaft aus fürs Marketing. Und warum heißt das dann nicht 20Å? Weil 18Å besser ist, aber eben vermutlich nur fürs Marketing.

 

[Millennial_24K]

Das gesamte Thema Start-Up wird für meinen Empfinden viel zu hoch gekocht. Mir gefällt der übertriebene Hype um Firmengründungen von heute überhaupt nicht...

Und dieses Beispiel aus Japan bestätigt erneut meine ausgewachsenen Zweifel an dieser Mentalität. Seit wann sind denn unternehmerische Vorhaben und Visionen automatisch von Erfolg gekrönt? Vor allem wenn die Unternehmer noch junge Leute sind, die über keine großartigen Erfahrungen in der wirklichen Welt außerhalb von Universitäten verfügen. Nur so als Denkanstoß: von zehn "hippen" Start-Ups wird vermutlich nur ein einziges zum Schluss wirtschaftlich erfolgreich sein...

 

[kieleich]

die alten Firmen waren auch mal neu

man erinnert sich nachher eben nur an die, die es geschafft haben

sollen sie mal machen, das zu beurteilen, steht mir nicht zu

 

[Boimler]

2) Andere Hersteller arbeiten ganz sicher gerade auch an 2nm. Und Intel ist bekanntlich an 18Å (18 Angström) dran. Was ja 1,8nm wären, aber das sieht mit Komma unvorteilhaft aus fürs Marketing. Und warum heißt das dann nicht 20Å? Weil 18Å besser ist, aber eben vermutlich nur fürs Marketing.

Die Frage bleibt, wie viel davon letztendlich effektive Verkleinerung des Transistors ist und wie hoch die Ausbeute guter Chips ausfällt. Selbst wenn Rapidus die Forschung von IBM nutzt, garantiert das nicht, dass sie eine ausreichende Menge funktionsfähiger Chips herstellen, vermarkten und absetzen können. Daran zweifeln nun auch die Japaner. Denn Marketing könnte auch sein, 2nm zu versprechen und dann 4nm zu liefern. Selbst das wäre ja ein großer Erfolg, würde aber auch keine langfristige Herstellung und Güte garantieren.

 

[bensen]

Klingt einwenig wie die Story mit dem einen Blutstropfen der ausreichen soll 1000 Krankheiten nachweisen zu können.
Es laufen immer wieder Blender umher die das so sehr Erstrebte versprechen das der Verstand auf der Strecke bleibt.

Völlig absurder Vergleich. Das eine war Betrug und das hier ist einfach nur ambitioniert.
Es steht außer Frage, dass sie Chips im 2nm Prozess fertigen werden können. Know-how ist mit IBM vorhanden. Die Frage ist wie lange werden sie für eine erfolgreiche Massenfertigung brauchen? Ich bin mir nicht sicher ob allen beteiligten klar ist, dass das mit großer Wahrscheinlichkeit mehrere Jahre und viele, viele Milliarden Dollar benötigen wird.
Es ist schon fraglich ob es sinnvoll ist so ambitioniert heranzugehen und dann am Ende eine riesige Fabrik zu haben, wo über Jahre nichts vom Band fällt.
Wäre wahrscheinlich cleverer gewesen mit was einfacheren anzufangen und erstmal Erfahrungen zu sammeln Technologien und Produkte und die Massenfertigung zu überführen.

 

[Botcruscher]

Aaah, der obligatorische Grünen-Überleitungs-Generator-Beitrag. gähn Und, Habeck/Baerbock haste vergessen irgendwo einzubauen, mindestens.

Weil das tolle Subventionsregime exakt so wie in Japan gelaufen ist? Gießkanne so ganz ohne Sicherheiten oder funktionierende Geschäftsmodelle? Intel, Wolfspeed, das Bündel von weiteren 2MRD für Zulieferer? Weil hier ach keiner nach der Verantwortung für Steuergeld fragen wird? Oh er hat den heiligen Robert kritisiert. Eh dagegen hat Andy richtig gut gewirtschaftet.

Ergänzung (Gestern um 15:39)

2) Andere Hersteller arbeiten ganz sicher gerade auch an 2nm. Und Intel ist bekanntlich an 18Å (18 Angström) dran. Was ja 1,8nm wären, aber das sieht mit Komma unvorteilhaft aus fürs Marketing. Und warum heißt das dann nicht 20Å? Weil 18Å besser ist, aber eben vermutlich nur fürs Marketing.

Ja es Marketing und damit auch die Negierung deiner 2nm oder 18A. Nichts in einem Chip ist aktuell auch nur ansatzweise so klein.

 

[foofoobar]

Das Problem ist die hohe Anzahl der Transistoren (mehrere 100 Mrd. Einzeltransistoren sind bei Highend-GraKas keine Seltenheit) und die Multiplikation der Einzelwahrscheinlichkeiten. Es reicht schon aus, wenn mehrere 100 Transistoren falsch schalten, dass der gesamte Chip unbrauchbar wird, weil die Fehlerkorrektur dann nicht mehr ausreicht.

Wie willst du z.b. eine ALU mit vertretbaren Aufwand fehlerkorrigieren?

 

[DickesPferd]

Weil das tolle Subventionsregime exakt so wie in Japan gelaufen ist? Gießkanne so ganz ohne Sicherheiten oder funktionierende

Und das Prinzip haben die Grünen erfunden oder was?

Oh er hat den heiligen Robert kritisiert. Eh dagegen hat Andy richtig gut gewirtschaftet.

Na sicher, der hat nicht mal was auf die Reihe bekommen, als die Zeiten noch kuschelig waren.

 

[foofoobar]

Ja es Marketing und damit auch die Negierung deiner 2nm oder 18A. Nichts in einem Chip ist aktuell auch nur ansatzweise so klein.

Ruhig Brauner, das beschreibt lediglich einen hypothetischen planaren Prozess.

 

[MaverickM]

Ist das ein Golfplatz auf dem Fabrikgebäude im Titelbild?

 

[ETI1120]

1) Vor Jahren (2021) hat IBM 2nm als Chip im Labor hergestellt. Von daher muss das eigentlich nur im Großen, vermutlich aber mit neueren Maschinen, nachgemacht werden. Das ist nicht nur theoretisch wie der Artikel suggeriert.

Einen Wafer in die Kamera zu halten ist das eine. Eine HVM mit brauchbaren Yield hinzubekommen ist das andere. Die ketzerische Frage wäre, ob es überhaupt funtionstüchtige Chips auf diesem 2 nm Wafer von IBM gegeben hat.

IBM ist vor mehr als 10 Jahren aus der Halbleiterfertigung ausgestiegen in dem IBM die Fabs an GF verkauft hat. Auch zuvor hat IBM schon lange nicht mehr selbstständig Prozesse für neue Nodes entwickelt. Seit der Jahrtaussendwende hat IBM die Prozesse gemeinsam mit Samsung und AMD/GF entwickelt.

Als diese Zusammenarbeit auseinander gebrochen ist, folgte ziemlich schnell der Ausstieg von IBM aus der Halbleiterfertigung.

Im übrigen ist in der Technik die Liste von Dingen, die im Labor funktioniert haben, die jedoch nie in Massenfertigung hergestellt werden konnten, sehr, sehr lang.

2) Andere Hersteller arbeiten ganz sicher gerade auch an 2nm.

TSMC ist in Risc Production, d. h. es werden Wafer mit realen Chips produziert, aber der Yield ist noch nicht ausreichend für die HVM. Die HVM soll bei TSMC Ende 2025 beginnen.

Samsung erzählt auch sehr viel über 2 nm. Der 5 nm Node von Samsung war unterirdisch. 3 nm kann immer noch nicht mit brauchbarer Fehlerate produziert werden.

Und dann ist da noch Intel, wo es technisch funktionieren sollte, aber finanziell alles sehr ungewiß bleibt.

Und Intel ist bekanntlich an 18Å (18 Angström) dran. Was ja 1,8nm wären, aber das sieht mit Komma unvorteilhaft aus fürs Marketing. Und warum heißt das dann nicht 20Å? Weil 18Å besser ist, aber eben vermutlich nur fürs Marketing.

Alles sind Namen und keine reale Abmessungen. Dass 18 Angstöm kleiner als 2 nm sind, würde ich nicht sonderlich ernst nehmen. Man wird sehen was raus kommt.

Jein, die nm-Angaben kennzeichnen als Technologie-oder Prozessknoten lediglich die kleinste Abmessung in einem Feldeffekttransistor (z.B. die Gatelänge, also der kleinstmögliche Abstand zwischen Drain und Source), aber eben nicht die Größe des FET selber. Der ganze FET ist um Größenordnungen größer.

Das mit der Gatelänge und dem Half Pitch der kleinsten Metallisierungsebene als Node Name ist schon lange Geschichte. AFAIK mit dem Ende des Dennard Scaling um 2005 herum.

Da bekommt man aber längst quantenmechanische Effekte (u.a. Tunneleffekt) um die Ohren gehauen.

So wie ich es verstehe klemmt es aktuell schon bei solch profanen Dingen die Kontakten. Bei den aktuell verwendeten Abmessungen funktioniert Kupfer nicht mehr. Es musste auf andere Metalle ausgewichen werden. Intel hat es bei 10 nm mit Kobalt versucht, alle andere setzen auf Ruthetium.

Eine Version der potentielle Roadmap von IMEC:

Man sieht auf dieser Roadmap sehr schön wie die Skalierung des Metal Pitch immer kleiner wird. Ähnliches gilt für die Gate Länge. Das Steigern der Transistordichte kommt aus der Transistor Architektur und der Reduktion der Anzahl der Metal Tracks. AFAIK gilt Höhe der Zelle = Metal Pitch * Anzahl Metal Tracks

AFAIU hat TSMC bei 3 nm, 2 nm und A16 praktisch dieselben Werte für den Metal Pitch.

Völlig absurder Vergleich. Das eine war Betrug und das hier ist einfach nur ambitioniert.

Die Grenze ist fließend. Die eigentliche Frage ist, wie man damit umgeht, wenn sich die ambitionierten Ziele in Luft auflösen. Gesteht man das Scheitern ein oder macht man weiter?

 

[eastcoast_pete]

Das ist alles eine Definitionssache. Wenn man den Tropfen als mehrere cm durchmessende Kugel mit 100 ml Volumen definiert, passt das schon.

Besser spät als nie.

Ergänzung (Gestern um 09:44)

Nicht in jeder Kultur kennt man Aprilscherze.

Ergänzung (Gestern um 09:51)

Jein, die nm-Angaben kennzeichnen als Technologie-oder Prozessknoten lediglich die kleinste Abmessung in einem Feldeffekttransistor (z.B. die Gatelänge, also der kleinstmögliche Abstand zwischen Drain und Source), aber eben nicht die Größe des FET selber. Der ganze FET ist um Größenordnungen größer.

In Japan heißt der 1. April "Shigatsu Baka", und hat einen ähnlichen Sinn wie hierzulande.
Die Frage ist allerdings, ob der Japanische Steuerzahler dann trotzdem noch darüber lachen kann.

 

[Weyoun]

Wie willst du z.b. eine ALU mit vertretbaren Aufwand fehlerkorrigieren?

Ich bin kein digitaler Chipdesigner, kann mir aber vorstellen, das hierfür Redundanzen eingebaut werden (mehr Transistoren als für die eigentlichen Berechnungen notwendig), um im Fehlerfall bis zu einem gewissen Punkt korrigieren zu können und ab einer gewissen Fehlerquote immerhin noch anzeigen zu können, dass Fehler vorhanden sind.

Im Automotove-Bereich gibt es z.B. bei den AURIX-Prozessoren komplette doppelte oder gar dreifache Ausführung aller Kerne (je nach gewünschtem ASIL Level), auf denen das gleiche gerechnet wird und anschließend wird verglichen (bei zwei Kernen kann man Fehler immerhin erkennen, bei drei Kernen wird durch "Mehrheitsentscheid" das Ergebnis genommen, das auf zwei von drei Kernen identisch herauskam. Dadurch ist der µC recht robust. Inwiefern solche "Redundanz-Features bei GraKas, CPUs oder anderen "Consumer-Produkten" zum tragen kommen, kann ich nicht sagen.

 

[foofoobar]

Ich bin kein digitaler Chipdesigner, kann mir aber vorstellen, das hierfür Redundanzen eingebaut werden (mehr Transistoren als für die eigentlichen Berechnungen notwendig), um im Fehlerfall bis zu einem gewissen Punkt korrigieren zu können und ab einer gewissen Fehlerquote immerhin noch anzeigen zu können, dass Fehler vorhanden sind.

Das Marketing würde so was bestimmt dick und fett in die Folien kleben.

Im Automotove-Bereich gibt es z.B. bei den AURIX-Prozessoren komplette doppelte oder gar dreifache Ausführung aller Kerne (je nach gewünschtem ASIL Level), auf denen das gleiche gerechnet wird und anschließend wird verglichen (bei zwei Kernen kann man Fehler immerhin erkennen, bei drei Kernen wird durch "Mehrheitsentscheid" das Ergebnis genommen, das auf zwei von drei Kernen identisch herauskam. Dadurch ist der µC recht robust. Inwiefern solche "Redundanz-Features bei GraKas, CPUs oder anderen "Consumer-Produkten" zum tragen kommen, kann ich nicht sagen.

Andere Baustelle.

 

[Weyoun]

Das mit der Gatelänge und dem Half Pitch der kleinsten Metallisierungsebene als Node Name ist schon lange Geschichte. AFAIK mit dem Ende des Dennard Scaling um 2005 herum.

Und wie groß ist dann die tatsächliche Gatelänge bei einer heutigen Angabe von "2nm" oder "20A" (Intel)

Eine Version der potentielle Roadmap von IMEC:
Anhang anzeigen 1594747

Man sieht auf dieser Roadmap sehr schön wie die Skalierung des Metal Pitch immer kleiner wird. Ähnliches gilt für die Gate Länge. Das Steigern der Transistordichte kommt aus der Transistor Architektur und der Reduktion der Anzahl der Metal Tracks. AFAIK gilt Höhe der Zelle = Metal Pitch * Anzahl Metal Tracks

Halten sie die Hersteller an diese "Vorgaben" der IMEC aus Belgien?

AFAIU hat TSMC bei 3 nm, 2 nm und A16 praktisch dieselben Werte für den Metal Pitch.

Also ändert sich nicht wirklich was zum besseren?

 

[Boimler]

Also ändert sich nicht wirklich was zum besseren?

Definiere "besser". Auf der Folie von @ETI1120 sieht man ja schön, dass die Reise in Richtung höher anstatt breiter geht. Das verkleinert effektiv die Strukturbreiten, ist aber aufwendiger in der Belichtung. Abwärme wird bei der Bauweise sicher auch ein Thema sein.
Eine ähnliche Entwicklung gab es bei HDDs ja schon vor Jahren, als man von SMR zu PMR gewechselt ist.

 

[Mondgesang]

die alten Firmen waren auch mal neu

man erinnert sich nachher eben nur an die, die es geschafft haben

sollen sie mal machen, das zu beurteilen, steht mir nicht zu

Ja, aber wenn man sieht, wie die "alten" damals anfingen. In Mamas Keller, auf dem Dachboden, in der Garage mit paar Kumpels. Meist auf eigene Kosten, aus reinem Enthusiasmus. Man schaue sich die Fotos eines jungen Bill Gates an oder eines Jeff bezos.

Heute heißt das "Start-Up" wobei da noch weder was gestartet ist noch up geht. Da stehen dann paar Broccoli-Frisuren frisch aus der Uni im Anzug mit weißen Turnschuhen und verlangen Unsummen, weil sie das nächste große Ding am Start haben. Referenz: trust me bro.

Ist n Unterschied.

 

[kieleich]

heute kannst du nicht mehr im keller, dachboden, garage anfangen

diese pionier zeit ist vorbei und kommt auch nicht mehr wieder

OK es gab da mal vor einer weile einen youtuber der tatsächlich die CPU zuhause selber geschnitzt hat aber das ist dann mehr so ein experiment, nichts konkurrenzfähiges

die milliarden fab ist dann das andere extrem, schon klar

ich kann nicht beurteilen ob das geht aber mit der garage jedenfalls nicht

 

[ETI1120]

Und wie groß ist dann die tatsächliche Gatelänge bei einer heutigen Angabe von "2nm" oder "20A" (Intel)

Seit der Einführung der FinFET werden die Fabs immer zugeknöpfter was die Angaben betrifft. TechInsight, die die Chips ausmessen, leben davon diese Daten zu verkaufen. Das führt dazu dass die Tabellen bei Wikipedia und ChipWiki für die modernen Nodes praktisch leer sind.

In der IRDS werden Metal Pitch und Gatelänge genannt. Hier propagieren sie seit Jahren ohne Erfolg realistische Bezeichnungen für die Nodes aus Gatelänge und Metal Pitch:
G48M24 (3 nm) und G45M20 (2 nm)

Die aktuell gültige Werte Transistorroadmap aus dem Executive Summary (2022) aus der IRDS

Hier gibt es durchaus Abweichungen was die einzelnen Hersteller tatsächlich erreichen.

Zum Vergleich die Angaben aus der IRDS von 2017, hier noch mit dem Half Pitch für die Metalliserung:

Quelle ein brilliant Verrückter Vortrag von Paolo Gargini

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Paolo Gargini hat mehrere Jahrzehnte bei Intel gearbeitet und war bei mehreren Initiativen eine Roadmap aufzubauen federführend beteiligt. Er erklärt auch warum dies erforderlich ist, je früher man auf Roadblocker aufmerksam wird, desto mehr Zeit hat man alternative Wege zu finden.

Beispiel eine Grafik aus dem Jahr 1997 die zeigt, dass das Ende der klassischen Skalierung bald kommt:

Mit GAAFET beginnt die 3. Phase.

Bitte beachten, der Vortrag ist von 2017!
Das Ziel des Vortrags war auf das Ende des Equivalent Scaling hinzuweisen

Er hatte auch gezeigt wie lange es gedauert hat, bis einige Innovationen die das Equivalent Scaling ermöglichten, von der Idee bis zur HVM gebraucht haben:

Halten sie die Hersteller an diese "Vorgaben" der IMEC aus Belgien?

Die meisten arbeiten mit der imec zusammen.

Einige grundlegende Entwicklungen der letzten Jahre, basieren auf der Arbeit von imec.

Diese Entwicklungen in eine HVM zu übernehmen, ist noch Mal eine Herausvorderung

Also ändert sich nicht wirklich was zum besseren?

Die Transistordichte steigt weiterhin. Alleine darum geht es.

Die Transistordichte steigt auch weil bei CFET 2 Transistoren übereinander sitzen, was man in den Bildchen ab 2031 erkennen kann, und was sich an der zusätzlichen Komponente T im vorgeschlagenen Namen G40M16 T2 niederschlägt.

Ja, aber wenn man sieht, wie die "alten" damals anfingen. In Mamas Keller, auf dem Dachboden, in der Garage mit paar Kumpels.

In der Halbleiterbranche kostet das Equipment nun Mal Unsummen.

Eine Fab hinzustellen, die in einem modernen Node fertigen kann kostet zig Milliarden. In dieser Branche geht es nun Mal nicht in der Garage.