News AMD Ryzen 7000: Raphael mit Zen 4 soll Single-Core „über 15 %“ zulegen

[ThirdLife]

Der Cache hat doch nachweislich die Temperaturen nicht verschlechtert. Der zusätzliche Cache erzeugt kaum Wärme und die entsteht auch noch nur da, wo zuvor nur Cache lag. Über den Kernen bleibt die thermische Situation fast gleich, lediglich ein zusätzlicher Wärmeübergang zwischen Original-Die und Dummy-Die entsteht. Die Dicke des Chips wird nicht größer.

Naja, fast gleich ist halt nicht gleich.

Letztlich hat AMD ja auch hier die Taktraten zurückgenommen. Die Temps beim 5800er Stock sind eh Grütze. Schlechter werden konnte es ja kaum. 😂

 

[xexex]

Über den Kernen bleibt die thermische Situation fast gleich, lediglich ein zusätzlicher Wärmeübergang zwischen Original-Die und Dummy-Die entsteht. Die Dicke des Chips wird nicht größer.

In dem Satz widerspricht du dir praktisch selbst, oder was glaubst du wieso die Hersteller immer dünnere Dies bringen und selbst das Lot mittlerweile dünner im Vergleich zu früher gemacht wird. Eine zusätzliche Schicht Silizium verschlechtert die Wärmeübertragung eben doch.

 

[Colindo]

@xexex Ich denke du hast nicht verstanden, was genau ich aussagen will. Es ist eben keine zusätzliche Schicht Silizium, weil die CPU am Ende nicht dicker ist. Deswegen ist dein Hinweis mit dünneren Dies (die natürlich helfen) an dieser Stelle Unsinn. Der Wärmeübergang zwischen den beiden Siliziumschichten wird extrem gut sein, da durch das direkte Kupfer-Bonding kein Atom Luft dazwischen liegt.

 

[wern001]

Ein Problem bei der wärmeabfuhr bleibt einfach das Trägermaterial der Chips. Silizium ist mit 150 W/m K nun mal kein besonders guter Wärmeleiter. Je dicker die Chips sind desto mehr merkt man das inzwischen.

Ob man 50 Watt mit 150 W/m K auf 50 mm² oder 200 Watt mit 150 W/m K auf 25 mm² abführen muss ist schon ein unterschied. Da bringen die ganzen Tricks mit auflöten von Kupfer irgendwann nichts mehr.
Es gibt nur zwei Möglichkeiten; Entweder dünneres Trägermaterial oder Trägermaterial mit besserer Wärmeleitfähigkeit. Die sind ja schon am experimentieren mit so Microkanäle in das Silizium zu basteln für Wasserkühlung direkt im Chip.

 

[Zer0Strat]

Es ist eben keine zusätzliche Schicht Silizium, weil die CPU am Ende nicht dicker ist

Der 5800X3D hat ein zusätzliche Schicht. Auch wenn die Gesamthöhe gleich bleibt, so wirkt die Schicht isolierend. Der 5800X3D rennt auch viel schneller ins Thermal Throttling als der standard 5800X.

 

[xexex]

Die sind ja schon am experimentieren mit so Microkanäle in das Silizium zu basteln für Wasserkühlung direkt im Chip.

Zunächst einmal will man wohl vor allem mehr in die dritte Dimension gehen, Stichwort PowerVia.

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[ThirdLife]

Zunächst einmal will man wohl vor allem mehr in die dritte Dimension gehen, Stichwort PowerVia.

Was aber jetzt erstmal völlig uninteressant ist. Vor 2024 (eher später) ist damit nicht zu rechnen. Kaufbare Produkte dann vielleicht 2025 ?

Aktuell kaufbar ist nur AMDs Lösung. Und deren stacked cache ist eben thermisch durchaus von Nachteil. Und das bei einem Alder Lake Hitzkopf draufzuschnallen...naja.

 

[Rockstar85]

https://glm.io/165937?n

Man schaue sich mal die kontinuierlichen Steigerungen an. Sieht man gut, was am der Architektur bearbeitet wurde. Ich sehe wie Igor, die Messe auch nicht als gelesen

 

[Colindo]

Der 5800X3D hat ein zusätzliche Schicht. Auch wenn die Gesamthöhe gleich bleibt, so wirkt die Schicht isolierend. Der 5800X3D rennt auch viel schneller ins Thermal Throttling als der standard 5800X.

Das musst du mir erklären:


Ich sehe da 1K Temperaturunterschied bei Volllast. Das zeigt, wie wenig sich durch den Wärmeübergang tut. Isolierend wird die Schicht aus "wärmeleitoptimiertem Dummy-Silizium" auch nicht wirken.

 

[Zer0Strat]

Man schaue sich mal die kontinuierlichen Steigerungen an. Sieht man gut, was am der Architektur bearbeitet wurde. Ich sehe wie Igor, die Messe auch nicht als gelesen

Vorhersagen auf Basis der Vergangenheit? Das geht fast immer in die Hose...

Das musst du mir erklären:

Der 5800X3D regelt bei 90° ab. Wundert mich, dass CB überhaupt 91° gemessen hat. Ich bin ziemlich enttäuscht von meinem Ryzen 3D. Der schießt im Cinebench sofort auf 90° hoch und regelt den Takt runter auf 4.2GHz, teils sogar tiefer und das mit einem Noctua NH-D15.

Isolierend wird die Schicht aus "wärmeleitoptimiertem Dummy-Silizium" auch nicht wirken.

Doch, ich denke, das ist der Fall.

 

[ThirdLife]

Das musst du mir erklären:


Ich sehe da 1K Temperaturunterschied bei Volllast. Das zeigt, wie wenig sich durch den Wärmeübergang tut. Isolierend wird die Schicht aus "wärmeleitoptimiertem Dummy-Silizium" auch nicht wirken.

Weil der bei 90C wohl eh schon ziemlich nah am 95C Hard-Throttling läuft und vermutlich eh schon Leistung zurück nimmt.

Und was sich tut ist, dass der Takt sinkt, was in deinem Bild aber nicht ersichtlich ist, aber so wäre.

 

[Zer0Strat]

Weil der bei 90C wohl eh schon ziemlich nah am 95C Hard-Throttling läuft und vermutlich eh schon Leistung zurück nimmt.

Thermal Throttling greift bereits bei 90°.

 

[Nixdorf]

Über den Kernen bleibt die thermische Situation fast gleich, lediglich ein zusätzlicher Wärmeübergang zwischen Original-Die und Dummy-Die entsteht.

Da gibt es noch nicht einmal einen Übergang im klassischen Sinne, also etwas mit höherem thermischen Widerstand als vorher. Bei der Fertigungstechnik wird das VCache-Die nach dem Abschleifen des CCD "einfach" oben drauf gelegt, die Bindung entsteht durch molekulare Wechselwirkung (Van-der-Waals-Kräfte). Das einfach ist in Anführungszeichen, weil dafür natürlich absolute Reinheit und Ebenheit der Oberflächen sowie extrem präzise Positionierung vonnöten sind.

Zusätzliche Hitze entsteht beim Resultat ausschließlich durch die größere Menge an Cache, und wie du schreibst, ist der Bereich des Dies im Vergleich zu den Compute-Bereichen eher kühl. Es geht hier also nur um einen zusätzlichen Beitrag zum thermalen Gesamtbudget des Chips, falls ansonsten alles gleich bleibt.

 

[Colindo]

Van-der-Waals-Kräfte

Nee, das ist ne Metall-Metall-Bindung. Ansonsten hast du alles richtig gesagt. Bei voller Last erreicht der Prozessor natürlich etwas früher seine TDP als der ohne Cache.

@Zer0Strat Das ist aber eine sehr frühe Throttling-Temperatur. Das verschärft das Problem natürlich. Habe ich das im CB-Artikel überlesen oder fehlte das da?

 

[Nixdorf]

Der 5800X3D regelt bei 90° ab. Wundert mich, dass CB überhaupt 91° gemessen hat.

Vielleicht hatte der Chip die Tabelle auf der Website gar nicht gelesen. 😄

Der schießt im Cinebench sofort auf 90° hoch und regelt den Takt runter auf 4.2GHz, teils sogar tiefer und das mit einem Noctua NH-D15.

Dass die hohen Temperaturen bei Vermeer "by design" sind, wurde von Robert Hallock mehrfach geäußert. Der Boost-Algorithmus geht also ganz bewusst bis auf die 90°C rauf und regelt erst dort ab. Packt man einen stärkeren Kühler drauf, geht der Boost etwas rauf und die Temperatur bleibt gleich. Das geht so lange weiter, bis eventuell irgendein anderes Limit greift, oder der dann verbaute Monsterkühler doch noch gewinnt. Jedenfalls ist exakt diese Menge an Hitze halt vom Hersteller in dem Fall gewollt.

Nun kann man natürlich trotzdem enttäuscht sein, dass der erreichte Takt mit einem NH-D15 niedrig ist, und ja, das ist dann wohl kein guter Chip.

 

[Zer0Strat]

Dass die hohen Temperaturen bei Vermeer "by design" sind, wurde von Robert Hallock mehrfach geäußert.

Weiß nicht, das ist nur beim 3D so extrem. Das liegt an der zusätzlichen, passiven Siliziumschicht über dem Die-Bereich. Das erhöht den thermischen Widerstand. Der L3 Cache selbst (auch der stacked Teil) bleibt immer recht kühl. Das sind nie über 50°C, sofern ich mich recht erinnere.

Aber es kann sein, dass mein Sample besonders schlecht ist. Hab ja immer "Glück" mit AMD Hardware. ^^

Das ist aber eine sehr frühe Throttling-Temperatur. Das verschärft das Problem natürlich. Habe ich das im CB-Artikel überlesen oder fehlte das da

Ich schaue immer auf der Herstellerseite, da gibt's auch fix Updates, wenn mal was fehlt oder falsch ist.

 

[Nixdorf]

Nee, das ist ne Metall-Metall-Bindung.

Beides ist richtig:

https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/

In operation, the dies are placed on a table unit inside the wafer bonder. The processed wafer is placed on a separate wafer table in the bonder. Dies from the table are picked up, aligned and placed on the processed wafer.

At this point, the bond pads of the two structures are bonded using a two-step process—it’s a dielectric-to-dielectric bond, followed by a metal-to-metal connection. “Direct hybrid bonding refers to molecular bonding of two surfaces composed of copper interconnections within an SiO2 matrix,” explained Emilie Bourjot, a 3D integration project manager at Leti. “When these two surfaces are intimately in contact at room temperature, Van der Waals bonds create adhesion. Those bonds are then changed into covalent and metallic bonds after a thermal budget.”

Die molekulare Adhäsion passiert zuerst, die Metallbindungen entstehen dann nach einer ersten Erhitzung.

Ergänzung (14. Juni 2022)

Das liegt an der zusätzlichen, passiven Siliziumschicht über dem Die-Bereich. Das erhöht den thermischen Widerstand

Die ist aber vorher auch schon da. Beim 5800X3D wird das passive Silizium runter geschliffen und dann kommt neben dem VCache in der Mitte über den Kernen wieder totes Silizium drauf, wo auch vorher schon welches war. Die Bindung ist die gleiche auf molekularer Ebene, wie beim VCache auch.

Ich halte das tatsächlich für eine Phantombeobachtung. Der Effekt kann real sein, die Ursache ist aber irgendwas anderes. Eventuell sind die konkreten Chips anders elektrisch gebinnt für diesen Einsatzzweck, und deswegen verhalten sie sich generell thermisch derzeit noch etwas oller als die regulären SKUs. AMD hat auch schon gesagt, dass sie daran noch optimieren.

 

[Zer0Strat]

Die ist aber vorher auch schon da. Beim 5800X3D wird das passive Silizium runter geschliffen und dann kommt neben dem VCache in der Mitte über den Kernen wieder totes Silizium drauf, wo auch vorher schon welches war. Die Bindung ist die gleiche auf molekularer Ebene, wie beim VCache auch.

Vorher war es aber aktives Slizium. Nach dem Abschleifen kommt passives "Structural Silicon" wieder drauf. Das macht schon was aus, denke ich.

Bist du sicher, dass es vorher auch passiv war?

Edit: Da Robert Hallock von "Grinding" spricht, haben sie keinen extra Die dafür designt, daher muss von der Logik her das abgeschliffene Silizium passiv gewesen sein.

Die Frage bleibt aber, ob was beim Übergang Die -> "Structural Silicon" schief gehen kann, im Sinne von Mikrohohlräumen. Mein Sample ist echt schlecht von den Temps her.

 

[Nixdorf]

Bist du sicher, dass es vorher auch passiv war?

Jepp. Die Logik des Chips ist auf der Unterseite (wenn man es sich als bereits auf dem Substrat aufgebracht denkt). Das Silizium ist viel dicker als die Logik. Das wird dann von oben abgeschliffen, bis die vorab platzierten "bond pads" freigelegt sind. Man hat dann da offene Metallkontakte, die nicht hervorstehen. Das V-Cache-Die wird dann mit identisch nach unten offenen Kontakten oben drauf platziert. Molekulare Adhäsion verbindet das Silizium der Dies, die Metallverbindungen liegen aufeinander und werden mit Erhitzen gefestigt.

Das strukturelle Silizium wird identisch aufgebracht. Man könnte natürlich auch gleich ein einzelnes Stück mit VCache in der Mitte und Leersilizium am Rand drauf packen, aber das wäre wirtschaftlich Quatsch. Dann müsste man diese Leerstellen durch die komplette teure Fertigung schicken, und die Leerbereiche wären fast genau so teuer wie der aktive Cache-Bereich auf dem Wafer.

Es ist natürlich denkbar, dass eine andere Materialqualität hier thermisch einen Unterschied macht. Ich würde das aber als eher unwahrscheinlich einordnen. Wahrscheinlicher ist meiner Meinung nach, dass die Unterschiede der fertigen Produkte gegenüber den Nicht-3D-Versionen von irgendwas anderem kommen.

 

[Duvar]

@Zer0Strat Dein Kollege mit der AIO hat deutlich bessere Temps mit seinem 3D, keine Ahung wie der nochmal hieß. (der mit dem Review)