foofoobar schrieb:
Wenn man nicht verstanden hat das diese sich auf einen hypothetischen planaren Prozess beziehen könnte man das subjektiv als "lächerlich" empfinden.
Ja das war vor ein paar Jahren noch eine sinnvolle Sache. Inzwischen wird es aber lächerlich.
Vor allem weil nur noch die Logik skaliert.
Sogar im IRDS Executive Sumary regen sie sich über die Namen auf, aber deren Vorschläge sind grotesk.
Weyoun schrieb:
Mich würden mal die (wenigen) Stellen eines modernen 3D-Transistors interessieren, bei denen man die 1,4nm und 1,0nm wirklich schafft (das sind dann rund 5 bis 7 Atomlagen).
Das führt zu nichts. Es sind Namen und nichts mehr. Das ist schon seit sehr vielen Jahren so.
Irgend ein Maß, das so halbwegs passen würde findet man immer. Aber Gatelänge und M0 Pitch auf die sich diese Maße einst bezogen haben, sind inzwischen weit höher.
Aber bisher haben wir zumindest bei Logikschaltkreisen Steigerungen der Transistordichte die halbwegs zu den Namen passen.
HC31-K2: What Will the Next Node Offer Us? - YouTube
Dieser Vortrag geht ein bisschen auf die tatsächlichen Dimensionen ein, behandelt kurz Moores Law, erklärt warum Dichte entscheidend und gibt einen Ausblick in die Zukunft mit 3D.
iNFECTED_pHILZ schrieb:
NVIDIA hat die 3000er bei denen gefertigt. Wäre vor 5 Jahren auch undenkbar gewesen.
Bensen hat es schon erklärt, Samsung fällt umso weiter zurück je größere Sprüche sie klopfen. Ich habe leider noch keine Anzeichen gesehen, dass dieser Trend gebrochen wird.
iNFECTED_pHILZ schrieb:
yields sollen wohl nun besser ausfallen, allgemein sehr viel invest und gute Nachrichten.
Dies wird alles halbe Jahr erzählt. Und trifft nie zu.
Im übrigen kann man nur den Yield gleicher Chips auf 2 verschiedenen Prozessen vergleichen. Prozesse vergleicht man über Fehlerraten.
Niemand traut sich bei Samsung große Chips im 3 nm Node zu erstellen. Alles was gemacht wurde waren sehr kleine Chips, bei denen die katastrophale Fehlerrate keine Rolle spielt. Die Chips sind so klein, dass trotzdem ein halbwegs erträglicher Yield herauskommt.
iNFECTED_pHILZ schrieb:
Bei Speicher sind sie ja schon lange top.
Aber auch hier läuft nicht alles rund. SK Hynix ist Marktführer bei HBM. Was wird hier für Samsung abfallen?
Top ist Samsung vor allem beim Ankündigen.
iNFECTED_pHILZ schrieb:
Intel hat die letzten 5 Jahre doch alles dafür getan ab Glaubwürdigkeit zu verlieren. Die haben verzögert, verschleiert und verschoben wo nur ging. Deswegen sind sie ja jetzt da wo sie sind. Und ein in die Ecke gedrängtes Tier ist eben am gefährlichsten. Da kann was kommen, aber glauben tun den nur ganz ganz wenige momentan.
Samsung ist weit schlimmer. Intel war mit den Bezeichnungen immer ehrlich. Intel hat den 10 nm Prozess nicht in den Griff bekommen und dabei vor allem sich selbst anlogen. Und damit Jahre verschwendet anstatt die Probleme anzugehen.
Samsung hat mit großem Tara sowohl für 3nm und auch für GAA die Massenfertigung angekündigt.
Dabei kam es nie darauf an, ob die Prozesse fertig waren, sondern immer nur darauf an erster zu brüllen.
Ich habe von vielen Leute gelesen, dass Samsung kunden nur gute Wafer gegeben hat oder sich nur gute Dies bezahlen ließ.
Wir werden sehen ob es Intel tatsächlich schafft wieder an die Spitze zu kommen.
Samsung lügt einfach immer weiter. Und solange sie das tun wird es immer schlechter werden.
Krik schrieb:
Zum Topic:
In den Folien ist von metal pitch und metal tracks die Rede. Was ist das? Und was haben die geplanten Verbesserungen für Auswirkungen?
https://semiwiki.com/semiconductor-...324910-iedm-2023-2d-materials-intel-and-tsmc/
Die Transistoren werden als Zellen realisiert. Die Zellhöhe wird durch sie Anzahl der Tracks und deren Abstand (Metall pitch, M2P in der Zeichnung) festgelegt
Vereinfacht ausgedrückt legt Anzahl der Tracks legt fest, welche Frequenzen erreichbar sind. HP Zellen haben mehr Tracks und können mit höhere Frequenzen beaufschlagt werden und HD Zellen mit weniger Tracks haben eine kleinere Zellhöhe.
