News 50 Prozent mehr Kerne und Cache: Tachyum baut neue Luftschlösser in EDA-Tools

[eastcoast_pete]

Die warten halt noch darauf, daß die Wafers aus Unobtainium Halbleiter endlich bereitstehen, und dann geht's los 😁.
Das ganze erinnert mich immer mehr an die Story in dem klassischen Mel Brooks Film "The Producers".

 

[y33H@]

Bin mir nicht sicher ob dies soweit ging oder zu Beginn nur der Sockel / Chipsatz für ARM / x86 CPUs genutzt werden sollte.

Zwei SoCs, eins ARM und eins x86.

 

[Matthias B. V.]

Ja zwei CPUs die aber auf den selben Sockeln eingesetzt / getauscht werden können.

Oder meintest Du zeitgleich ?

 

[eastcoast_pete]

Nicht wirklich.

X86 arbeitet heute intern als RISC CPU mit Mikrocode und auch ARM hat intern Mirkocode.

Hat man einen passenden Decoder, der x86 oder ARM versteht und zu passenden Mirkocode umwandelt, geht das.

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Wenn ich's richtig weiß, war der letzte "echte" x86 CISC Chip der wirklich alle Funktionen im Silizium (in der Mikro Architektur) hatte der originale Pentium Prozessor. Danach wurde die Frage, ob dieses Design Prinzip nicht eine immer größere Verschwendung von Transistoren darstellt, mit ja beantwortet. Der Bedarf nach immer mehr und komplexeren Funktionen war mit Standard CISC (alle dedizierte Funktionen im Chip), einfach nicht mehr realistisch (wirtschaftlich) machbar. So wurde das Design grundlegend geändert, und der Mikrocode zum zentralen "Dolmetscher", der CISC Instruktionen zu und von RISC codierte. Die Anwendungs Software sieht davon natürlich nichts, weshalb bis heute die meisten alten x86 Programme auch auf den neuesten AMD und Intel Prozessoren laufen können.
Bei Intel gibt's scheinbar Interesse, RISC-V und x86/64 Kerne auf einer CPU zu haben; mit Kacheln kleben ginge sowas wahrscheinlich noch einfacher als bis jetzt.

 

[mae]

Wenn ich's richtig weiß, war der letzte "echte" x86 CISC Chip der wirklich alle Funktionen im Silizium (in der Mikro Architektur) hatte der originale Pentium Prozessor.

Schon der 8086 hatte Microcode und daher Microinstruktionen, genauso wie alle spaeteren. Als Programmierer hat man aber mit den CISC-Befehlen zu tun, und die werden von all diesen Prozessoren implementiert; und nur diese dienen als Interface zwischen Software und Hardware. Von daher ist es sinnlos, irgendeine Implementierung als "echt" oder weniger echt zu bezeichnen. Und wenn man sich die Beschreibungen der diversen Mikroarchitekturen anschaut, geht's da bei weitem nicht immer RISCy zu; AMD verwendet z.B. gerne einen load...store Mikrobefehl.

Selbst bei den Transmeta-Prozessoren gab's als Interface zwischen fast aller Software und der Hardware nur den IA-32-Befehlssatz; die interne VLIW-Hardware war ein reines Implementierungsdetail, das Transmeta aendern konnte, und auch geaendert hat (Efficeon war anders als Crusoe).

 

[Trelor]

@mae Man kann von den Assembler Befehlen halt nicht unbedingt auf die Art der internen Umsetzung schließen. Load Store machen diverse ARM Architekturen auch in einem Takt, nur sind das auf dem Papier dann 2 Assembler Befehle die dann vom Decoder zu einer microOp zusammen gebaut werden. Ist halt alles irgendwo definitionssache.

 

[supertramp]

Gibt's für den Unfug eigentlich ernsthaft noch Investoren?

Warum nicht? Schließlich gibt es auch noch Investoren für

Star Citizen😀​

 

[lynx007]

192 Kerne statt geplanter 128, dazu auch 50 Prozent mehr Cache – Tachyum baut in neuen EDA-Tools auch neue Luftschlösser. Dass es einmal bei maximal 64 Kernen angefangen hat, liegt schon Jahre zurück. Aber mehr als diese Ankündigungen gibt es bisher immer noch nicht, echtes Silizium bleibt eine Ankündigung.

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Inwiefern unterscheidet sich dieses Projekt, vom RISC-V Projekt, welches ja "auch" unter der BSD Lizens lief? Dieses Projekt hat ja gute 10 Jahre gebraucht, bis zu einem Lauffähigen Prozessor, bzw lauffähigen ablegern.... 2010 hat es begonnne.... und jetzt sind glaub ich schon so einige CPUs auf dem Markt, die diese Technologie ntuzen. Wobei vieles wohl auch zusammengetragene "Industriestandarts" aus den 60er sein sollen. Niemand erfindet das Rad ja neu.

https://de.wikipedia.org/wiki/RISC-V

Ergänzung (16. August 2023)

Warum nicht? Schließlich gibt es auch noch Investoren für

Star Citizen😀​

Bei Star Citizen haben Sie als Investor habe eine "funktionale" Weltraumdemo.... dieses Projekt scheint ja immer noch nur auf dem Papier zu existieren... oder gibt es zumidnest schon "Emulatoren"?

 

[supertramp]

Bei Star Citizen haben Sie als Investor habe eine "funktionale" Weltraumdemo.... dieses Projekt scheint ja immer noch nur auf dem Papier zu existieren... oder gibt es zumidnest schon "Emulatoren"?

Ja, eine teure Demo 😁

 

[Volker]

Inwiefern unterscheidet sich dieses Projekt, vom RISC-V Projekt, welches ja "auch" unter der BSD Lizens lief? Dieses Projekt hat ja gute 10 Jahre gebraucht, bis zu einem Lauffähigen Prozessor, bzw lauffähigen ablegern.... 2010 hat es begonnne.... und jetzt sind glaub ich schon so einige CPUs auf dem Markt, die diese Technologie ntuzen. Wobei vieles wohl auch zusammengetragene "Industriestandarts" aus den 60er sein sollen. Niemand erfindet das Rad ja neu.

Mitnichten! Lies mal die Geschichte von Risc-V.
2010 gegründet ist richtig, aber schon 2011 gab es ein erstes Produkt-Tapeout!

Beyond that first publication, major RISC-V milestones were the first tapeout of a RISC-V chip in 28nm FDSOI (donated by ST Microelectronics based in Switzerland) in 2011

Die wollten halt mal sehen, was vom Papier dann auch in der Praxis da bleibt und musste dann auch nochmal ran. Und da ist Tachyum nach 5 Jahren noch nicht.

Und wenn ich sehe das man bei Tachyum sowohl alle CPUs um den Faktor 2-4 und auch Nvidia Hopper um den Faktor X und nun natürlich auch noch bei AI (jeah sie brauchten das Buzzword!!!) andere schlagen will, dann ist doch logisch, dass dies ohne Beweise keiner glauben kann. Denn wenn etwas viel zu gut klingt, um wahr zu sein, ist es das in der Regel auch nicht. Denn das klingt in dem Fall ja auch so, als würden die kaum 100 Leute bei Tachyum den zehntausenden der anderen Unternehmen im IQ um 100 Punkte voraus sein .. oder so^^

Zumal am Ende viele Sachen ja auch einfach ganz normal sind: Sie nutzen auch bei Tachyum DDR5 und sind bandbreitenlimitiert, limitieren die PCIe-Lanes, handtieren hier und da mit so klassischen Dingen, dass es am Ende nicht aufgehen kann.

Und du sagst es ja auch: Das Rad wird nicht neu erfunden, und deshalb sind die ganzen Angaben eben unrealistisch.

 

[TomH22]

Inwiefern unterscheidet sich dieses Projekt, vom RISC-V Projekt, welches ja "auch" unter der BSD Lizens lief?

Die Sachen haben überhaupt garnichts miteinander zu tun. Das offene an RISC-V ist „nur“ die Spezifikation (im wesentlichen der ISA, aber auch andere Aspekte, wie Interrupt Controller, Debug Interface, ABI, usw.) und Tools wie C/C++ Compiler.

Die Implementierungen können open oder closed source sein, kommerziell oder akdemisch.

 

[foofoobar]

Ach, hab ich das? ... ARM versteht sowohl Big- als auch Little-Endian. IA32/x86 ist Little-Endian.

Das ist alles aber überhaupt kein Problem und kann auch von einem Decoder gelöst werden. Weder IA32 noch ARM werden heute wirklich noch "nativ" in die CPU-Kerne gegossen, da auch mit der Pipeline gearbeitet wird.

Und welche sollen das sein, die man nicht per Decoder lösen kann? Big- und Little-Endian kann durch den Decoder gelöst werden. Dem Programm ist es vollkommen egal, ob die CPU intern Big oder Little-Endian arbeitet. Das lässt sich quasi on-the-fly übersetzen.

Mit welchen Bytesex soll z.b. die MMU arbeiten?
Warum wurde beim Schritt auf X64 kein schnelleres Memory-Ordering implementiert?
Interrupts arbeiten auch subtil anders.

Und selbst Bytecode für ARM, IA32 und Co kann man heute in Echtzeit mit "relativ" einfachen Leistungsverlusten transformieren - Rosetta 2 bei Apple oder selbst in Windows 10/11 damit das unter ARM läuft.

Aber nur für Userspace Zeug, kannst du damit ARM Kernel Module in einer X86-Maschine nutzen?