Dafür brauch es einen neuen Formfaktor oder Standards um wirklich auf der sicheren Seite zu sein.Beitrag schrieb:Wenn die Mainboard-Hersteller hier nachziehen würden, könnte man so aber schön Lanes sparen.
PCIe hat ein nettes Feature namens Lane Reversal was PCB Designern viele Freiheiten gibt und durch dem die einzelnen Lanes zur Datenübertragung verdreht werden dürfen um einfachere Führung der Leiterzüge zu erlauben. Ob am m.2 Slot jetzt physisch in der Reihenfolge Lane 0-3 angeschlossen sind, oder in der Reihenfolge 3-0 macht keinen Unterschied und funktioniert in allen Fällen.
Oft gibt es bei PCIe Controllern aber die Einschränkung, dass Lane Reversal funktioniert, aber Lane 0 angeschlossen sein muss damit ein aktiver Link erkannt wird. Das heißt aber bei x2 vom Host und x4 Devices wie hier bei m.2, eine 50% Chance nicht an Lane 0 +1 angeschlossen zu sein sondern an Lane 2 + 3 und damit würde das Device nicht erkannt werden. Wird z.B. hier von AMD beschrieben (in der Tabelle)
- When the lanes are reversed in the board layout ... , Lane 0 of the link partner remains unconnected (as shown by the lane mapping in this table) and therefore does not link train.
Sollte sich sowas durchsetzen gibt es vielleicht Absprachen zwischen den Herstellern oder Ergänzungen im Standard, was aber bis jetzt nicht der Fall ist.
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