Ach, ich bin es leid
silent-efficiency schrieb:
Das ist eine pauschale Aussage, die in der Form nicht immer zutrifft und damit so nicht in einer News stehen darf. Wenn der Frontend bereits sehr klein ist und nicht weiter sinnvoll verkleinert werden kann, bringen auch mehr Lagen rein gar nichts bei gleicher Komplexität.
Komisch, dabei hat doch Abolis genau das Gegenteil geschrieben:
Im einfachen Backend mehr Komplexität (hier entstehen deutlich weniger Kosten), um eine höhere Die-Dichte zu erreichen.
Zumal du mit dieser Aussage wieder eine nicht belegbare Behauptung aufstellst;
du stellst in den Raum, das Frontend wäre auf ein Maximum gepackt, und ebenso wäre das Backend auf einem Optimalen Zustand, bei dem weitere Lagen keinen Vorteil mehr ergeben würden.
Wie kommst du da drauf? Wie soll ein solcher Zustand erreicht werden, und warum sollte AMD gerade diesen Zustand erreicht haben?
Wie schon geschrieben, wird die Fertigungsstruktur verkleinert, um auf gleicher Fläche mehr Transistoren und Leiterbahnen unterbringen zu können; da eine Metalllage nicht ausreicht, weil dies der Komplexität der Schaltung bei der Gatebreite und Breite der Leiterbahnen nicht gerecht würde, werden mehrere Lagen übereinander gelegt.
Und genau hier ist das der Fall, weil die Komplexität mit 9 Lagen nicht mehr zustande gebracht werden würde, wie sie es mit 11 werden wird.
silent-efficiency schrieb:
Die Chipfläche hängt nicht direkt von der Anzahl der Kupferlagen ab. Wenn dem so wäre, würde jeder Hersteller sofort aufhören kleinere Transistoren zu bauen und stattdessen sich daran machen die Kupferlagen dichter zu packen. Es macht nämlich keinen Sinn Transisoten zu miniaturisieren um sie dann "Kilometerweit" von einander entfernt zu platzieren, weil man bei Intel beschlossen hat, dass 9 Kupferlagen reichen. Intel erreicht mit 9 Kupferlagen gute Packungsdichten. AMD dann hoffentlich mit 11 beim Llano.
Es hat doch auch niemand behauptet, das die Anzahl der Kupferlagen verantwortlich ist für die größe der Chipfläche. Jedoch wird eine geringer Chipfläche ermöglicht, wenn die Transistoren dichter gepackt werden, und über mehrere Lagen mit Leiterbahnen verbunden werden können. Nach 'oben' hin ist da auch keine Kilometerweite Strecke von nöten. Als Extremfall dargestellt, mit einer einzigen Lage wären die Schaltungen Kilometerweit.
Ja, bei Intel hat man 9 Kupferlagen als "sweet spot" erkannt, vielleicht wäre ein kleinerer Die mit mehr Lagen möglich, würde aber die Fehleranfälligkeit erhöhen. Vielleicht ist die Die Größe hier auch einfach optimal, das weitere Lagen nicht nötig waren.
Beim Llano haben jedoch die 9 Leitungen nicht (mehr) ausgereicht um zusätzlich noch die GPU anzubinden, ohne den Die größer werden zu lassen, als sie es gerne hätten.
silent-efficiency schrieb:
Du unterstellt mir mal wieder irgend etwas, was nicht stimmt. Und das auch noch ohne jede Begründung. Daumen hoch.
Obwohl ich ganz genau weiß, das wenn ich dies jetzt belege, du in den nächsten Post das wieder vollkommen übergehst, aber bitte:
Es ist nicht möglich zu sagen, dass man mutiger/Risikobereiter ist, wenn man mehr oder weniger Lagen verwendet ohne den ganzen Fertigungsprozess zu kennen. Denn man kennt den sweet spot nicht. Siehe dazu auch:
Zitat von Abolis
Ob nun mehr oder weniger Cu-Lagen besser ist, liegt einzig alleine am Routing das eingesetzt wird, und kann pauschal nicht beantwortet werden. Feineres Routing birgt immer das Risiko von Defekten. Ergo koennen mehr Lagen diese Situation entschaerfen. Gleichzeitig steigt aber das Defekt-Risiko multiplikativ mit den Bearbeitungsschritten. Je nach Beherrschung des Prozesses kann dies Vorteile oder Nachteile haben.
Ja, man kennt den Sweet Spot nicht, und ja, man weiß nicht unbedingt was ein höheres Risiko bedeuten würde, aber beides lässt sich NICHT mit einem DENN verbinden, und schon gar nicht hat Abolis da in irgend einer Form deine Aussagen bestätigt, noch Volkers Formulierung als Falsch bezeichnet;
- Feineres Routing birgt das Risiko von defekten, was bedeutet das irgendwo eine Grenze gesetzt ist, und die Leiterbahnen nicht näher aneinander geführt werden können.
- Um mehr Leiterbahnen unterzubringen, die komplexere Frondends, also mehr Transistoren und anderen Einheiten, verbinden stehen also zwei Möglichkeiten zur Auswahl; ein größerer Die oder weitere Metalllagen.
- (2)weitere Cu-Lagen bedeuten weitere Fertigungsschritte welche das Defekt-Risiko multiplikativ erhöhen, was somit Volkers Aussage bestätigt, das "die Anfälligkeit für Fehler steigt". Volker nennt diesen Schritt Mutig, weil
- die Alternative, den Die zu vergrößern, pro Chip die sichere Alternative gewesen wäre, welche aber mit mehr Fertigungsschritten pro Chip und weniger Chips pro Wafer erkauft worden wäre
Du hast also hier, wie auch bei einigen anderen Passagen, die eigentliche Aussage zu deinen Gunsten Verdreht, wie auch bei der Aussage, das Backend wäre Zweitrangig.
Das verdrehen von Aussagen beginnt ja schon dadurch, das du in Volkers Formulierungen ein "zwangsweise" rein deuten mußt, um deine Behauptungen glaubwürdiger erscheinen zu lassen.
silent-efficiency schrieb:
Was für ein Zug? Du solltest weniger zitieren und versuchen deine Gedanken mal zu sammeln. Sonnst wird dein Beitrag zum reinen Flamebeitrag.
Meine Gedanken sind geordnet, deswegen fällt es mir gearde auch so leicht, dein Vorgehen hier problemlos nachzuvollziehen.
Bezüglich des 'Flamebeitrags' weise ich den Vorwurf mal gekonnt zurück, denn im Gegensatz zu mir, hast du von meinen Letzten Posts immer nur den Unwichtigen Teil zitiert und Kommentiert, was nur dazu diente am Thema vorbei zu diskutieren.
Auf die Technischen Dinge, und vor allem auf die Bitte deine Behauptungen zu belegen, bist du hingegen nicht mehr eingegangen.
Warum wissen wir beide.
Dafür das ich erst heute einige Dinge über den Aufbau so eines Microprozessors in Erfahrung bringen durfte, scheine ich das doch deutlich besser zu verstehen als du.
