News AMD gibt Details zu 32-nm-CPUs preis

[silent-efficiency]

Mir fehlen viel zu viele Informationen um sowas beurteilen zu koennen.

Und genau deswegen wundere ich mich, wie Volker sich ohne diese Informationen die Freiheit nimmt, einfach so irgend etwas zu behaupten. AMD hat da nämlich auch nicht mehr Informationen herausgegeben.
Von Intel weiß ich nur, dass der Gate-Abstand 112,5nm beträgt und dies Laut Intel angeblich zu den kleinsten Packungsdichten im Vergleich zur Konkurrenz mit ihren 32 und 28nm Prozessen führt.

http://download.intel.com/pressroom...s/FactSheet-Intel_32nm_process_technology.pdf

Alles andere ist größtenteils Äpfel mit Birnen zu vergleichen.
Die Architekturen und Ansätze sind einfach zu unterschiedlich.

Dem kann ich dann auch zustimmen...

 

[gruffi]

Der 775 ist am Ende und wurde von 1156 abgelöst.

Davon ist nicht wirklich etwas zu sehen (wider Erwarten).

Sockel LGA775 noch immer bei fast 80 Prozent

Der Sockel wird uns wohl auch bis 2011 begleiten und aktuell bleiben.

1366 ist der nachfolger des 771!

Das mag ja sein. Er wird mit der X58 Plattform trotzdem bei Desktops verwendet. Und wir sprachen nur von Sockeln bei Desktops, nicht von Sockeln insgesamt.

Mach dich mal lieber schlau bevor du hier was verzapfst.

Man sollte sich mit solchen Anfeindungen zurückhalten, wenn man wie in deinem Fall die schwächere Argumentationsbasis hat.

gibts von Liano / Bulldozer lauffähige Systeme?

Jup, gibt es. Samples für Partner aber wie im Artikel steht erst später in Q2.

 

[GHad]

Schade nur, dass es AMD nicht geschafft hat, einen 4 GHz Phenom II auf den Markt zu bringen, meinetwegen auch mit 140 Watt. Ich hab nämlich irgendwo gelesen, dass ein Phenom II Kern und ein i7 Kern (ohne SMT) bei 4 GHz gleich schnell sind. Das zum Thema Skalieren.

Ansonsten kann ich Abolis Post so übernehmen. Intel hat hier Vorteile, AMD dort. So wie ich die Gesamtsituation verstanden habe, hat Intel bereits bei 45 nm HKMG eingeführt, AMD dagegen SOI (wobei sich beides kombinieren lässt). Intel ist jetzt schon auf 32nm mit HKMG und AMD kommt jetzt nach dem "verpatzten" Phenom I a.k.a. Native-Quad, das 1 Jahr gekostet hat auch auf 32nm mit HKMG, aber hat noch SOI im Gepäck, dass mit kleinerer Strukturbreite immer besser skalieren soll.

Im Endeffekt hat AMD ein Jahr Rückstand, kann aber das bessere Fertigungsverfahren nutzen (da jetzt GlobalFoundries). Insofern können wir gespannt sein auf die kommenden Architektur und Prozessor-Duelle:

BobCat vs. Atom (beide dann auf 32nm)
Sandy Bridge vs. Llano (CPU/GPU Kombination mit max 4 Kernen)
Bulldozer vs. Core I7 (6-Core, oder kommt da doch noch was, evtl 8 Core auf 1366er Sockel mit 16 Threads?)

Wird spassig!

Greetz,
GHad

 

[milamber!]

Ich weiss nicht ob ich das so ganz verstanden habe;
Die Transistoren sind auf dem Substrat aufgetraten. Die Lagen deinen dazu die Transistoren mit einander zu verschalten. Die je schmaler die Leiterbahnen sind, und kleiner die Gategröße, desto höher wäre die Packungsdichte. Die Länge und dicke? der Leiterbahnen wirkt sich sowohl auf die Geschwindigkeit und auch den Stromverbrauch aus. Um eine komplexe Schaltung der Transistoren zu ermöglichen, die Geschwindigkeit zu erhöhen und den Stromverbrauch zu verringern, wird bei der vorgegeben Gategröße und Leiterbahnbreite (und den nötigen Abstand) die Schaltung über mehrere Lagen realisiert, und somit die Schaltung nicht nur auf einer Ebene, sondern über mehrere zu ermöglichen. Auch - um es extrem darzustellen - bei einer Lage zum verschalten aller Transistoren die Größe des DIEs um ein vielfaches höher wäre, wie mit mehreren Lagen bei gleicher Transistor Anzahl.

Ist das soweit korrekt?

 

[KAOZNAKE]

Das Problem ist einfach, aber gerade für AMD/ATI und Nivida enorm, dass quasi keine Spiele erscheinen die wirklich anreize schaffen sich neue Hardware anzuschaffen.

Dafür gibts Eyefinity, 3D kannste wahlweise auch bei beiden Herstellern haben, der ganze Kantenglättungskram zieht jede Karte runter, wenn man will. Prinzipiell hast du aber recht, auch sonst meine Zustimmung.

 

[optikks]

ja ich denke auch das wir uns da alle freuen können auf das was amd uns da zaubern wird denn bekanntlich belebgt konkurenz ja auch das geschäft und konkurenz ist imemr gut.
ich hoffe nur das der integrierte gpu deutlich schneller ist als der von intel weil das ich ja mal alles andere als toll wie die da auf den markt geworfen haben da bin ich mit der onboard hd3200 deutlich besser dran

 

[Abolis]

Um eine komplexe Schaltung der Transistoren zu ermöglichen, die Geschwindigkeit zu erhöhen und den Stromverbrauch zu verringern, wird bei der vorgegeben Gategröße und Leiterbahnbreite (und den nötigen Abstand) die Schaltung über mehrere Lagen realisiert, und somit die Schaltung nicht nur auf einer Ebene, sondern über mehrere zu ermöglichen. Auch - um es extrem darzustellen - bei einer Lage zum verschalten aller Transistoren die Größe des DIEs um ein vielfaches höher wäre, wie mit mehreren Lagen bei gleicher Transistor Anzahl.

Also da muss man unterschieden. Grob gesagt, auf das Si-Substrat aka Wafer werden die Transistoren aufgebracht, lateral, also alle nebeneinander. Ein Stapeln ist zwar moeglich, aber nur mit extremen Aufwand, da fuer die Funktion eines Transistors eine Epitaxy Schicht in das Substrat eingebracht wird. Diese muesste fuer die 2te Lage Transitoren erneut aufgewachsen werden. Dies waere viel zu Aufwendig, also wirds nciht gemacht.
Es gibt also nur eine Lage Transistoren.
Die Strukturgroesse gibt dabei grob vor, wie gross (also laterale groesse) die Transistoren sind. Die Hoehe ist eigentlich relativ egal (normal ein vielfaches der Breite).
Anschliessend werden die Transistoren eingeebnet (durch polieren) und es kommt quasi ein PCB-Teil... also eine mehrlagige Schicht aus Cu, welche untereinander isoliert werden (auch Passiviert genannt) welche die Transistoren miteinander verbinden. Da Leitungen sich nicht ueberschneiden duerfen, ist das Backend durchaus auch entscheidend fuer die Anordnung der Transistoren im Frontend.
Beim Backend kann man grob sagen, je mehr Lagen, desto enger duerfen die Transistor-Anschluesse sein, aber desto Komplexer wird natuerlich auch das Backend.
Auch hier gibts einen Sweetspot der optimalen Lagenanzahl vs. Kosten und Yield.
Aber dies ist kein linearer Zusammenhang. Durch geschicktes Layouten des Frontends koennen durchaus im Backend einige Lagen wegfallen... oder eben dazu kommen.
Dies ist btw. ein Grund warum CPUs immer geclustert gebaut werden (cores nebeneinander, meistens galvanisch getrennt, cache seitlich etc..). Dies macht das Routing des Backends einfacher.
Entscheidend ist dabei auch immer welche Prozesse gut funktionieren, und welche eher problematisch ist. Wenn ein dichtes Packen des Frontendes schwierig ist (weil evtl schwer beherrschbar) muss sich das Backend entsprechend danach richten... und umgekehrt.

Das Backend wird aber typischerweise immer aus sehr vielen Lagen bestehen... denn zig hundert millionen Transistoren sind eben nicht so einfach mal zu verschalten... und auch im Backend muessen die ueblichen Verdaechtigen beachtet werden. Namentlich parasitaere Kapazitaeten, Induktivitaeten, Latenzen durch weite wege, Signalrauschen, Reflexion an Kurven und Kanten, Via-Hole-Widerstaende... es ist also alles andere als trivial alles zu optimieren.
Deswegen gibt es soviele unterschiedliche Ansaetze

 

[milamber!]

Danke für die umfangreiche Erklärung.
Also kurz gesagt, wie du es ja auch schon im Post #141 geschrieben hast,

Im einfachen Backend mehr Komplexität (hier entstehen deutlich weniger Kosten), um eine höhere Die-Dichte zu erreichen.​

würde bei der gegebenen Anzahl an Transistoren des Prozessors und 9 Lagen ein größerer DIE benötigt werden, um die gleiche Schaltung zu ermöglichen, wie sie mit 11 Lagen geschaffen wird?

 

[silent-efficiency]

würde bei der gegebenen Anzahl an Transistoren des Prozessors und 9 Lagen ein größerer DIE benötigt werden, um die gleiche Schaltung zu ermöglichen, wie sie mit 11 Lagen geschaffen wird?

Nicht Zwangsläufig, er hat doch geschrieben, dass das auch vom Layout abhängig ist, und von der Komplexität der zu vorschalteten Schaltung, bestehend aus Transitoren..

Durch geschicktes Layouten des Frontends koennen durchaus im Backend einige Lagen wegfallen... oder eben dazu kommen.

und ob ein dichteres Packen der Transitoren überhaupt möglich/Sinnvoll ist.

Wenn ein dichtes Packen des Frontendes schwierig ist (weil evtl schwer beherrschbar) muss sich das Backend entsprechend danach richten... und umgekehrt.

 

[Abolis]

würde bei der gegebenen Anzahl an Transistoren des Prozessors und 9 Lagen ein größerer DIE benötigt werden, um die gleiche Schaltung zu ermöglichen, wie sie mit 11 Lagen geschaffen wird?

Dies scheint bei AMD der Fall zu sein. Pauschal kann man sowas immer nur schwerlich sagen. Haengt halt ein riesiger Rattenschwanz an Faktoren dran. Aber grob ja^^
Halbleiter sind ein kompliziertes Geschaeft

 

[JanEissfeldt]

Auf dem naiven Standpunkt herumzureiten Intel führe derzeit nur einen WS-Sockel, weil LGA 775 tot sei und LGA 1366 ausschließlich für Server (habe ich dementsprechend widerlegt), und in einem Atemzug dann mit Pro-Argumenten zu kommen, wie "die gibts noch, weil da noch Geld zu holen ist" und andererseits mit mit nichtssagenden Floskeln wie "Weil es geht", zollt nicht gerade von Objektivität.

loool Wie bistn du drauf? NIrgends habe ich was von ausschließlich für server geschrieben! Und für 775 kommt auch nix mehr in 32nm nach, also ist der sockel am Ende, da jetzt ja Westmere dran ist.

Aber darum gings nicht. Es geht doch darum wie die zwei gegenwärtig aufgestellt sind. Da kann ich nicht Zukunft und Vergangenheit ineinanderführen, zumal man so nicht zu objektiven Ergebnissen kommt.

Häh? Das ändert doch alles nix daran, wie die Realität aussieht? Bei dieser verschrobenen Argu kannste ja gleich bei amd 959, am2, am2+ und am3 aufzählen weil gibt es ja für alle noch chips zu kaufen und ist ein Desktopsockel. Mann, komm mal klar.

Der Sockel wird uns wohl auch bis 2011 begleiten und aktuell bleiben.

Aktuell? Nix 32nm und keine neuen Chips, gucke mal auf die roadmaps.

Und wir sprachen nur von Sockeln bei Desktops, nicht von Sockeln insgesamt.

SCheissegal! Es gibt eben bei INTEL den fließenden Übergang von highend Desktop über WS zu server. Da kannste nich einfach klar trennen, so wie bei Amd wo es für den gleichen Bereich (highend, ws und server) gleich mal 3 sockel geben wird. Also völlig banane das geschreie um die ganzen Sockel! Am Ende muss nur jeder mit arbeiten können und unterm strich hat INTel vielleicht sogar weniger Sockel im ganzen.

 

[Substanzlos]

@ChilliConCarne

Wenn dir das mit den Treibern unter Liux nicht passt, besorg dir die Specs von der AMD Developer Webseite und helf beim Programmieren des Open Source Treibers.

b2T

Also da hat AMD ja einiges im Feuer wies ausschaut. Bin ich mal gespannt was AMD daraus macht / machen kann.

 

[milamber!]

Dies scheint bei AMD der Fall zu sein. Pauschal kann man sowas immer nur schwerlich sagen. Haengt halt ein riesiger Rattenschwanz an Faktoren dran. Aber grob ja^^

Vielen Dank, damit sehe ich die Aussage von Volker als korrekt an, denn es würde für AMD ja absolut keinen Sinn machen zwei weitere Lagen für Leitungen zu verarbeiten, wenn dies nicht nötig wäre, oder wenn sie es mit einer 'effizienteren' Anordnung auf dem Frontend gelöst bekämen.
Dadurch das der Llano eine GPU auf dem Die unterbringt, ist ja aller Wahrscheinlichkeit die Transistorzahl und vor allem die komplexität deutlich gestiegen, und es scheint nicht mehr möglich zu sein, dies mit 9 Layern zu verschalten.

Insofern wirken sich die 2 zusätzlichen Lagen also auf die Fläche des Dice aus, da er wohl sonst um einiges größer Ausgefallen wäre.

Auch im allgemeinen sollte damit die Aussage von Volker nicht verkehrt sein, da eine größere Anzahl an Lagen ja eben den Sinn hat komplexere und kürzere Schaltungen zu ermöglichen, die mit weniger Lagen - vorrausgesetzt optimaler Anordnung der Transistoren - eine größere Fläche erfordern würden.

Aber vor allem in dem Zusammenhang ist es interessant zu lesen wie silent-efficiency besonders Aussagen aus deinen Posts zu ignorieren bzw. übergehen scheint.

 

[Abolis]

Ich denke Volker bezieht sich auf Powerpoints die AMD rausgibt... und ich kenne solche Technologie-Powerpoints nur zu genuege.... oberflaechlicher gehts meistens nicht mehr
Und es ist schwer zwischen den Zeilen zu lesen, oder eben mehr Informationen raus zu kitzeln.

Aber eigentlich ist das ja auch vollkommen egal wieviele Layer das Backend hat, oder wie dicht die Transistoren in welchen Bereichen gepackt werden. Entscheidend ist ja nur das Resultat. So wie ich die AMD-Layouter kenne, wird das durchaus wieder ein interessantes Design werden, und wenn man sich die Ankuendigungen so ansieht, wohl auch deutlich mehr als ein refresh einer alten Idee. Insgesamt muss ich sagen finde ich die Designs von AMD und ATI sehr harmonisch. Weniger mit der Brechstange, wie all zu oft bei Intel zu sehen, sondern in gewisser Weise reduziert auf das wesentliche... schlanker wenn man so will. Aber dies ist eher ein Bauchgefuehl.

In wie weit GF dies technologisch umsetzen kann steht wieder auf einem anderen Blatt. Ich hoffe GF hat diesmal die Prozesse besser im Griff wie beim Ph1... der krankte ja auch nur an der technologie, nicht am Layout, wie der Ph2 refresh ziemlich beeindruckend gezeigt hat.

Interessant werden die naechsten 12 Monate sicherlich... ich finde voll integriete Rechner einfach klasse... wenn man nur einen Arbeitssklaven braucht ist sowas einfach optimal. Ohne viel Tam Tam... und effizient

 

[silent-efficiency]

Aber vor allem in dem Zusammenhang ist es interessant zu lesen wie silent-efficiency besonders Aussagen aus deinen Posts zu ignorieren bzw. übergehen scheint.

lol, das einzige was ich hier sehe ist, dass du genau so wie Volker einen komplexen Prozess versuchst so weit zu vereinfachen, dass der falsch ist. Abolis hat doch genau so wie ich geschrieben, dass man das nicht pauschalisieren kann und auf den riesen Rattenschwanz hingewiesen.

und was das hier betrifft:

Dadurch das der Llano eine GPU auf dem Die unterbringt, ist ja aller Wahrscheinlichkeit die Transistorzahl und vor allem die komplexität deutlich gestiegen, und es scheint nicht mehr möglich zu sein, dies mit 9 Layern zu verschalten.

Genau das hab ich auch geschrieben, nämlich hier:

Die 12 Lagen für die Kupferverbindungen nutzt AMD wohl eher, weil die Grafikeinheit und der Prozessor an den Speichercontroller angebunden werden, während Intel den einfacheren weg geht und einfach mit QPI den anderen Chip anbindet. Wenn man mehr Prozessorintern verbindet, dann muss man zwangsläufig mehr Lagen machen, weil sich die Verbindungen ja überschneiden.

Wenn man mit 9 Layern nicht auskommt, dann ist die Begründung für die 12 Layer, die Komplexität des Chips und nicht das man damit die Chips kleiner machen will.

 

[Complication]

Abolis hat doch genau so wie ich geschrieben, dass man das nicht pauschalisieren kann und auf den riesen Rattenschwanz hingewiesen.

Nein Abolis hat überhaupt nicht so wie du geschrieben.
Er hat aufgeklärt während du hier jedem unterstellst keine Ahnung zu haben aber selber einen Haufen Unsinn von dir gegeben hast.

Was Abolis geschrieben hat unterscheidet sich so gravierend in Form und Inhalt von deinen Beiträgen hier, dass es schon mehr als peinlich ist, dass du nun seine Ausführungen als deine verkaufen willst.

 

[milamber!]

lol, das einzige was ich hier sehe ist, dass du genau so wie Volker einen komplexen Prozess versuchst so weit zu vereinfachen, dass der falsch ist. Avois hat doch genau so wie ich geschrieben, dass man das nicht pauschalisieren kann und auf den riesen Rattenschwanz hingewiesen.

Abolis.
Und natürlich fließen da deutlich mehr Faktoren in die Die Fläche, wie nur die Layer der Schaltung, aber Abolis hat doch schon in Post #141 geschrieben, das das Vorgehen von AMD anscheinend den Sinn hat:

Im einfachen Backend mehr Komplexität (hier entstehen deutlich weniger Kosten), um eine höhere Die-Dichte zu erreichen.​

Das einzige was dir darauf eingefallen ist,

Mir fehlen viel zu viele Informationen um sowas beurteilen zu koennen.​

obwohl du es doch warst, der Aufgrund 11 statt 9 Lagen gleich einen höheren Preis zu veranschlagen, weil durch die 2 Lagen weniger Wafer pro Stunde produziert werden können. Ich habe dich mehrmals darum gebeten, die Relevanz zu erläutern, in wie weit diese zwei Lagen die Produktion verlängern, und damit in höheren Kosten müden würden. Und ich meine nicht zwingend korrekte Zahlen.
Und selbst wenn dies stimmen würde, so hat Abolis schon mehrfach darauf hingwiesen, daß das Simple Backend weniger relevant ist. Das Produktionsschritte weniger Entscheidend sind. Das weniger Grundfläche weniger Kosten pro Chip bedeuten würde, und damit weniger Produktionsschritte pro Prozessor nötig wären. Die Fixkosten pro Chip sinken deutlich.

An dieser stelle verstehe ich auch nicht den Vergleich mit Intel, die angeblich mit QPI

"den einfacheren weg"​

gehen. Wie du ja selbst geschrieben hast, und ich auch nochmal wiederholte, hat AMD die GPU im Die selbst integriert, wärend Intel die GPU neben dem CPU Die aufsetzt, und die GPU per ?PCIe? anbietet.
Wie du in deinem ersten Post selbst schreibst, nutzt AMD die 11 Lagen um die GPU für die komplexeren Schaltungen mit anzubinden.
Die ganz einfache Schlussfolgerung daraus ergibt sich doch sofort; mit 9 Lagen wäre ein deutlich größerer Die erforderlich, um die neuen Transistoren zu verbinden.

Was Abolis geschrieben hat unterscheidet sich so gravierend in Form und Inhalt von deinen Beiträgen hier, dass es schon mehr als peinlich ist, dass du nun seine Ausführungen als deine verkaufen willst.

Genau das meinte ich mit, seine Aussagen Ignorieren bzw. übergehen, weil er mit seinen Posts die Behauptungen von silent-efficiency widerlegt hat.

 

[silent-efficiency]

@Complication
Ich will nichts verkaufen, sondern die Hintergründe und Tatsache klären und gegen diese Pauschalisierungen vorgehen.

/edit

Das einzige was dir darauf eingefallen ist,

Mir fehlen viel zu viele Informationen um sowas beurteilen zu koennen.​

Mir ist das als einziges darauf eingefallen? WTF? das ist gar nicht mein Zitat.

Das ist die Antwort von Abolis auf die Frage, ob Intel mit mehr Lagen einen kleineren CPU-Die hätte realisieren können.

 

[Tekpoint]

Intel rück immer mehr Monate für Monate in Hintergrund oder?^^ Den AMD legt richtig los was die Zukunft angeht.Hoffe das solche 32nm noch schneller kommen, genauso was neuer Sockel angeht, wo bei man aber AM3 Sockel Zeug mit übernehmen kann wieder^^

 

[Abolis]

Nicht streiten hier. Ich wollte nur dahrstellen, dass viele Bereiche des CPU-Herstellens nicht so trivial sind, wie gerne glaubhaft gemacht werden will...
Und das oft Begrifflichkeiten durcheinander gewuerfelt werden, aber dennoch nicht das gleiche Bedeuten. Auf sowas reagiere ich immer ein wenig allergisch, denn Halbwissen ist bekanntlich gefaehrlich.
Gleichzeitig schadet es doch nicht, auf einem sachlichen Niveau zu diskutieren und sich auszutauschen